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Verilog HDL基础知识8之综合语句

• 可综合语句1.要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：2.不使用initial。3.不使用#10。4.不使用循环次数不确定的循环语句，如forever、while等。5.不使用用户自定义原语（UDP元件）。6.尽量使用同步方式设计电路。7.除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。8.用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。9.所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使
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