先栅极还是后栅极 业界争论高K技术

　　Pellerin 强调：“我们肯定会在28nm节点制程上使用Gate-first工艺。其原因是我们的客户希望在转换到HKMG结构时能够尽量避免过多的设计变更。”

　　台积电的技术高管蒋尚义则表示，类似的难题业界在20年前便曾经经历过：“当时业界同样曾经发现N+掺杂的PMOS栅极材料会造成Vt电压较高，这样业内一些公司便开始向沟道中掺杂杂质以压低Vt，结果却带来了很多副作用，比如造成短通道效应更为明显等等。”而目前使用Gate-first工艺制作HKMG晶体管的方案的情况则与此非常类似，尽管人们可以采用加入上覆层等方式来改善Gate-first工艺容易造成Vt过高的问题，但是加入上覆层的工艺却非常复杂和难于掌握。因此台积电干脆选择转向Gate-last工艺，不过Gate-last工艺实施时如果想保持与Gate-first工艺产品的管芯密度近似，需要设计方对电路Layout进行重新设计。

　　Gartner公司的半导体产业分析师Dean Freeman表示：“台积电转向Gate-last，说明这种工艺在性能方面还是存在一定的优越性的。虽然Gate-first工艺制成的产品在管芯密度方面 较有优势，但继续应用这种工艺一定存在一些台积电无法克服的难题。”

　　IMEC负责high-k技术研发的主管Thomas Hoffmann曾经在IEDM2009大会上指出了Gate-first工艺在性能方面存在的不足，不过在会后的一次访谈中，他表示尽管Gate- first存在一些性能方面的缺点，但是对一部分对性能并不十分敏感的第功耗器件还是能够满足要求的。

　　他表示：“对瑞萨等开发低功耗器件的公司而言，也许Gate-first工艺是目前较好的选择。这类器件一般对Vt值和管子的性能并没有太高的要求。不过当产品的制程节点发展到28nm以上级别时，这些公司便需要转向Gate-last。”

　　不过”对以追求性能为主的厂商而言，Gate-last则是必然之选。IBM的产品显然属于这种类型，所以我认为如果他们不使用Gate-last的话，就必须在如何降低Vt的问题上想出好办法。当然这种方案的复杂性会更大，而且还有可能会影响到产品的良率。而最终他们也有可能会倒向Gate-last工艺，这就是IBM Fishkill生产技术联盟中的伙伴感到担心的地方。“

　　据Hoffmann介绍，尽管在Gate-last工艺中，制造商在蚀刻和化学抛光(CMP)工步会遇到一些难题，但是Gate-first工艺也并非省油的灯。如前所述，目前Gate-first工艺虽然不好控制Vt，但也不是完全没有办法，其主要的手段是通过设置 一定厚度的high-k绝缘体上覆层(cap layer)来实现，这种方案需要在high-k层的上下位置沉积氧化物薄层。比如在NMOS管中，便需要在high-k层的上部沉积一层厚度小于1nm的 La2O3薄层，以达到调整Vt电压的目的;而在PMOS管中，则需要通过蚀刻工步将这一层薄层去掉，换成 Al2O3材质的薄层，这样便需要复杂的工艺来控制如何在PMOS管中将这一薄层去掉而不影响到NMOS的上覆层。PMOS器件上Al2O3盖帽层被用来控制Vt(图1)。

　　他表示：”NMOS管的上覆层需要采用La2O3材料制作，而PMOS管则需要用Al2O3来制作上覆层，这样就需要在NMOS管的上覆层上覆盖一层光阻胶，然后再用显影+蚀刻方式去掉沉积在PMOS管中的La2O3，不过处理完成之后要除去覆盖在厚度小于1nm的La2O3 上覆层上的光阻胶时，由于上覆层的厚度极薄，因此如果不能小心控制就会对上覆层造成一定的损坏，这就要求厂商具备非常高超精密的去胶工艺。“

　　ASM公司的外延产品和ALD(原子层淀积)业务部经理Glen Wilk则表示业内已经就gate-first与gate-last之间在性能，复杂程度和成本方面的优劣对比争执了许久，”不过我认为随着产品制程尺寸的进一步缩小，gate-last工艺的优越性开始逐步体现，由于这种工艺的栅极不必经受高温工步，因此厂商可以更加自由地设置和调配栅电极材料的功函数值，并很好地控制住管子的Vt电压。”