满足28 nm迫切的低功耗需求

　　其他在28-nm节点寻求绝对最低功耗的主要半导体供应商也选择了28LP工艺，正如Qualcomm所宣称的那样：“Qualcomm与TSMC合作，推出了我们的Snapdragon™ S4类处理器，包括Snapdragon S4 MSM8960™，它是高度集成的双核SoC，设计满足了前沿智能电话和平板电脑的低功耗需求。Snapdragon S4类处理器采用了TSMC非常复杂的28LP工艺，使Qualcomm能够突破性的实现了高性能和超低功耗的移动设备。”TSMC新闻发布，“TSMC 28nm技术达到量产”，2011年10月24号：

本文引用地址： //m.amcfsurvey.com/article/136059.htm

　　在低功耗基础上，Altera还采取了其他措施来降低28LP器件的静态功耗，包括大量使用“低泄漏”晶体管等，从而降低了静态电流。此外，Cyclone V和Arria V系列还提供一些可以禁用的器件特性，包括收发器、I/O块、PCI Express®模块、存储器模块以及分段式PLL等。这些特性相结合，与前一代FPGA相比，器件静态功耗降低了70%。例如，Arria V系列的器件功耗在500K LE时不到750mW，比目前的中端和高端40-nmFPGA静态功耗低得多。而竞争28-nmFPGA的静态功耗是Arria V FPGA的2.6倍。 Arria V静态功耗对比显示了Arria V GX器件的典型静态功耗，以蓝色实线表示，而以蓝色点线表示最差情况下的功耗。类似的，红色实线表示竞争中端28-nm FPGA的典型静态功耗，点线表示最差情况下的功耗。借助这些特性，在同类FPGA中，Arria V器件的静态功耗是最低的。

低动态功耗体系结构

　　除了低静态功耗，AlteraCyclone V和Arria V器件的动态功耗也较低，从而实现了最低总功耗。Altera从28LP工艺开始采用了降低动态功耗的方法，主要面向低功耗应用，包括，便携式消费类、无线链接和蜂窝基带等。TSMC阐述了提供高级工艺来实现最低总功耗而不仅仅是静态或者动态功耗的原因：

　　“我们之所以决定为28LPT工艺开发可靠的SiON技术，是因为无线和便携式消费类应用需求在不断变化，我们一直面对产品要符合市场需求的压力。消费者几年前需要低泄漏手持式设备，要求电池能够使用较长的时间。今天的消费者越来越依靠无线设备来浏览互联网，观看视频，听音乐，使用移动电视、GPS导航，以及传统的电话和文本服务等。主动应用功耗现在是电池使用时间的主要因素。SiON逻辑门技术由于具有较小的栅极电容，因此，动态功耗比HKMG (高K金属门)低，对于功耗受限的应用，提供的解决方案具有较低的总功耗，成本和风险也很低。”

　　28LP工艺具有较低的栅极电容，有源栅极电容比28HPL低30%。在Cyclone V和Arria V器件中，Altera还采用了其他方法来降低器件电容，包括用于存储器控制器的硬核IP、PCI Express，还提供收发器协议支持，减小了管芯面积及其相关电容。最后，与Stratix V器件相比，Altera还针对Cyclone V和Arria V器件的基本体系结构模块进行了优化。这些优化措施减小了硅片面积以及相关的电容，使得28LP器件系列满足了目标应用的性能要求。例如，Arria V器件逻辑阵列模块(LAB，10个自适应逻辑模块)的管芯面积比Stratix V LAB小40%。Cyclone V和Arria V器件的硬核存储器控制器也同样减小了管芯面积以及外部存储器接口的相关电容。所有减小器件电容的这些措施都降低了动态功耗，符合下面熟悉的功耗公式，其中，C表示开关电路的电容：

　　动态功耗 = 1/2CV 2 × f

　　Altera还降低了器件收发器的动态功耗。Altera丰富的收发器设计专业知识在业界是首屈一指的，其独特的优势反映在收发器较低的动态功耗上。例如，在6 Gbps，Arria V收发器功耗不到100mW，比28-nm竞争FPGA的功耗低得多，如85C结温，6 Gbps时每通道的收发器总功耗所示。对于采用了36个收发器Arria V器件的设计，功耗降低了5W多。　　

　　Altera在28-nm节点实现了较低的收发器功耗，这是因为我们经过了多年的磨炼，增强了专用体系结构。在可编程逻辑业界，只有我们能够持续不断的发展高级收发器技术，因此，功耗一直在逐步降低。竞争解决方案每一代产品的收发器功耗都在增加，如所示，画出了收发器物理介质附加层(PMA)功耗与多代FPGA之间的关系曲线。