基于ADSP-TS201S的多DSP并行系统设计

摘要：为满足宽带雷达信号处理对处理速度和实时性的要求，提出一种基于4片ADSP-TS201S的DSP并行系统设计。通过分析比较3种ADSP-TS2 01S的并行处理结构，结合实际需求，采用外部总线共享与链路口混合耦合的多DSP并行处理系统方案。在设计中，利用FPGA实现数据传输和CPCI接口的逻辑控制。经验证，该系统具有运算能力强、片间通信灵活、并行处理效率高等优点。
关键词：多DSP并行系统；ADSP-TS201S；FPGA；CPCI接口

0 引言
在宽带雷达信号处理中，存在诸如回波采样率高、脉冲压缩(匹配滤波)运算量大、处理流程复杂、实时高分辨目标检测困难等一系列问题。针对这些问题，采用通 用计算机平台难以应对运算量大和实时性等高要求，因此，需采用专用的数字信号处理器(DSP)来进行高速运算。尽管当前的数字信号处理器已达到较高水平， 但单片DSP芯片的处理能力还是不能满足宽带雷达的性能要求，需要引入并行处理技术，在本设计中使用4片DSP芯片组成并行处理系统。另外，为充分发挥 DSP芯片在复杂算法处理上的优势及FPGA在大数据量的底层算法上的优势，设计了一种基于FPGA控制的多DSP并行处理系统。

1 系统设计
基于FPGA控制的多DSP并行处理系统的原理图如图1所示。

整个雷达信号处理系统以高可靠性CPCI工控机为平台，内置不同功能的信号处理板。板间的数据传输通过CPCI接口完成。根据雷达信号处理系统的任务分 配，本系统负责完成中频数字信号的处理。根据前端信号采集板输出数据的不同，数据将以串行或并行的方式输送到本系统中。其中，串行信号通过CPCI的J3 口以差分的形式直接传输给DSP2，然后在4片DSP芯片间按照预定的算法进行任务分配和并行处理，处理完毕后通过DSP4写入两片扩展连接成32输出方 式的FIFO中，此时，FPGA直接从FIFO中读取数据，完成与CPCI接口芯片PCI9656的时序转换后将数据发送到PCI9656，通过CPCI 总线经J1和J2口传输到雷达系统的其他功能模块。对于并行信号而言，32位带宽的信号首先通过J3口发送到F-PGA内部寄存器中FPGA接收到数据后 将数据写入输入缓存区，并在完成一帧后给并行DSP输出中断。当并行DSP采样到中断后，从数据缓存区读取数据，完成处理后，将数据传输到缓存 区，FPGA再通过相同的处理方式经CPCI接口的J1口和J2口将数据传输到雷达系统的其他功能模块。