基于DSP的高性能通用并行弹载计算机设计与实现

该弹载计算机选用标准cPCI 6U板型，板内集成了两个处理节点，同时可承载两个PMC子板。
2．1DSP+FPGA共享总线型处理节点
弹上控制和信号处理系统中，低层的信号处理算法处理的数据量大，对处理速度要求高，但运算结构相对简单，适于用FPGA实现，这样能同时兼顾速度及灵活性。高层处理算法处理的数据量较低层算法少，但算法的控制结构复杂，适于用运算速度高，寻址方式灵活，通信机制强大的DSP来实现。
为此，笔者设计的弹载计算机主要包括DSP，FP-GA，SDRAM和CPLD。DSP主要实现数据的高层算法处理和控制，FPGA实现对外的接口，并可对输入输出的数据进行低层算法预处理，SDRAM用来缓存数据，CPLD用来实现一些辅助逻辑。选用的DSP芯片是ADI公司的TS201，单片处理能力3．6 GFLOPS，内核时钟频率600 MHz，片内内存24 Mb，125 MHz／64 b片外总线，具有1 GB的SDRAM访问能力，还有4个Link口，每个Link口收发独立，最高带宽为1．2 GB／s。
所有特点都使得TS201适合多片扩展，构成一个大规模高性能的信号处理系统。选用的FPGA芯片为Xilinx公司的VirtexⅡpro系列XC2VP20，它的规模约200万门，内部集成了1 584 Kb的RAM，88个18×18 b的乘法器，8个传输速率可达3．125 Gb／s的Rock-etIO高速通道，这些特点使得该FPGA适合实现数据的传输和预处理。而且它的管脚兼容XC2VP30／40，可实现FPGA规模的进一步扩展。每个处理节点包括两片TS201，一片FPGA，最高4 GB的SDRAM，以及一片CPLD，并共享总线。之所以只用两片TS201，是考虑到总线上设备太多，会使得总线时钟频率降低，带宽变小，并行度和效率都不高。两片TS201共享总线充分发挥了处理能力、传输能力、存储能力的匹配性。TS201总线上的SDRAM最高支持1 GB的空间，通过CPLD进行逻辑控制，可使SDRAM扩展到4 GB，增加了存储能力，适应大容量存储应用的场合。
2．2 多层次互联网络
互联网络是构建一个并行处理和控制系统的关键。本弹载计算机利用系统PCI总线、TS201的Link口，基于FPGA的RocketIO物理通道实现的串行RapidIO协议，以及利用CPLD实现的同步定时总线，构成了不同层次的互联网络，以便适应信号处理系统中不同类型的数据流传输。cPCI标准通过J1，J2连接64 b系统PCI总线，PCI桥把系统PCI总线转换为局部PCI总线。每个处理节点通过FPGA(FPGA 0和FPGA 1)实现PCI接口，两个处理节点和两个PMC子板共享局部PCI总线，并通过PCI桥与系统PCI总线连接在一起。这使得系统主控模块可以通过PCI总线实现对每个处理节点以及PMC子板的控制。同时各个节点之间也可通过。PCI总线交换数据。但由于总线的限制，只能实现一些低速、非实时的数据交换。TS201具有4个高速Link口，可实现多片TS201之间的高速数据传输。对于板内的4片TS201，利用各自2个Link口构成1个环形Link连接，使得板内4片TS201紧密耦合在一起。另外，每片TS201的1个Link口共4个Link口连到FPGA 2(称之为Link Switch)上，同时每个PMC的PJ4上也定义两个Link口，板卡的J4上定义4个Link口，所有这些Link口都连到FPGA2上。通过FPGA2，可以灵活地配置板内、板内与PMC子板、板间不同节点构成不同的Link互联网络，并且可以利用。FPGA的动态加载功能，动态地配置不同的Link互联网络结构。FPGA2同时还与J5上的32 b自定义接口连接，可实现一些用户自定义接口。同时每个处理节点内的2片TS201还有1个Link口都连到了节点内总线上的FPGA(FPGA0和FPGA1)，与该FPGA对外的串行RapidIO接口相配合，实现外部串行RapidIO数据流与TS201内部数据的交换。Link口具有大带宽、低延时的特点，因此适合用来传输原始数据流和一些带宽大，实时性强的中间数据流。串行RapidIO是基于包交换的第三代互联协议，相比TS201的Link协议，它具有更为完善的分层协议定义(包括逻辑层、传输层和物理层)。该协议使得模块具有更强的通用性，不仅可以与同类型的各模块互联，还可以与任何具有串行RapidIO接口的异构模块互联。利用FPGA的Rocke-tIO物理通道，通过FPGA编程可实现串行RapidIO协议。FPGA0和FPGA1通过4个RocketIO通道直接相连，可实现二者之间4个1×模式或1个4×模式的串行RapidIO接口。同时，FPGA0和FPGAl还各自通过4个RocketIO与J3相连，这样通过J3，弹载计算机就可以以8个1×模式或2个4×模式的串行RapidIO接口与其他模块互联，构成多个模块之间的串行Ra-pidIO互联网络。串行RapidIO网络也具有大带宽的特性，而且相比Link口具有更为完善的协议控制，但正是由于复杂的协议控制，使它的传输延时相比Link口更大。因此，它可与Link网络形成很好的互补，用来传输大带宽，延时要求不高的数据流。在J3上定义了8 b同步定时信号，用来实现各个节点之间的同步定时控制。这些信号通过RS 245驱动后与每个节点内部的CPLD相连。每片TS201可通过中断或读写寄存器等方式对节点内的CPLD进行操作，进而通过CPLD内部逻辑产生相应的同步定时信号进行各个节点之间的同步。RS 245的双向性使得每个节点既可以发出同步信号，也可以接收同步信号，更加灵活。该模块所有对外的互联接口都是通过J1～J5接插件连接，这样就可以在底板上把各个模块之间的各个接口连接起来。而且既可以使用固定拓扑结构的无源底板，也可以使用带有交换芯片的有源底板或专门的交换板，灵活构建各类互联网络。