某测试系统数据总线接口模块的设计
在某测试系统的开发中,需要用数据总线来实现自动测试设备(Automatic Test Equipment,简称,ATE)和被测单元(Unit Under Test,简称UUT)之间的串行通信。实际设计时,笔者采用串行通信方式,以32位双极性(±5V 归零)串行码(称之为一个代字)向UUT分时发送控制指令和状态信息,同时接收U-UT送出的代字信息。文中对该电路的设计原理和部分软件程序的实现方法做了详细地介绍。
1 50kHz时基信号发生器
由于在此测试系统中的通信均是以串行码的形式进行的,且数据传输的速率为50kbps,因此,设计时,采用了如图1所示的550kHz时基信号发生器。
图1中,SG8002是日本EPSON公司生产的可编程晶体振荡器,其频率稳定性为±100ppm/(在-20℃-+70℃范围内)。该编程晶体振荡器产生的1.2MHz脉冲信号经54LSl07双JK触发器4分频后可得到300kHz的方波。此方波输出分两路,一路经54LSl07再次2分频后形成150kHz信号CPl50,作为测试系统的自检、外部检定以及对该测试系统的测试扩展;另一路则先经4位移位寄存器54LS95后,再进行6分频,从而得到所需的50kHz时基信号CP50。
2 32位单极性串行码发送电路
32位单极性串行码发送电路的主要作用是将PC/104总线的数据端口D0-D7送出的串行TTL电平经54LS595移位锁存至54LS95移位寄存器的Di输入口,然后在并行置入脉冲C2下降沿的作用下打入到Qi输出口,最后在32个串行右移脉冲CP1下降沿的作用下形成所需的、含有特定意义的32位单极性双通道串行码NHΦ.CHl和NHΦ.CH2。具体的电路实现原理如图2所示。
3 代宇发送允许信号形成电路
该电路以AT89C2051微处理器为控制核心将50kHz时基信号发生器产生的时基信号CP50进行隔段取样,以形成54LS95所需的串行右移脉冲CPl、并行置入脉冲C2及工作方式控制信号M。其电路原理如图3所示。
评论