CPLO在电机测速系统中的应用

3基于CpLO的速度测量实现

　　速度测量的电路结构图如图2所示。图2中，在Fl，F2输入端口分别输入标准频率信号Fl和待测的速度脉冲信号F2，计数器1，2分别实现对信号Fl，F2的脉冲个数的计数，锁存器1，2分别实现对计数器l，2计数值的保存。输入端口NP有8位，作为预置闸门时间的设定端口，设其输入值为NP，则预置闸门时间T1为:

　　在电路刚开始工作时，由清零信号CLR对所有计数器、锁存器和D触发器清零。这样，计数器1的计数值NNI的初值为0，故此时NP>NNI，比较器输出为1，但此时Dl触发器的输出F4仍保此初值0，由于F4作用在计数器1，2的使能端，此时计数器没有开始计数，直到信号F2的上升沿到来后，Dl触发器的输出F4才翻转为l，允许两计数器计数。随着计数值的增加，当NNI>NP时，比较器输出等于o，不过此时计数器仍在计数，直到信号F2的又一上升沿到来后，F4二仇计数器停止计数，利用F4的下降沿(邢的上升沿)将此时的计数值NNI，NNZ分别通过锁存器1，2锁存起来。然后利用此时F4=0，经DZ触发器延时到信号F1的上升沿到来后，对计数器l，2清零。延时清零的原因是为了避免锁存器锁存数据与计数器清零同时进行，从而使存储数据出错。但由于延时清零，使实际门控信号的上升沿比速度信号F2的上升沿滞后，滞后时间为信号Fl的一个周期。为使检测结果准确，将计数器1的计数值加1即可。

　　整个电路的仿真结果见图3，仿真时，将NP的值设为60。从仿真结果申可以看出，F4实质上便是实际门控信号，在F4的第1个上升沿，计数器1，2开始计数，计数值的变化情况见NNI和NNZ的波形。在F4的下降沿(同时对应信号F2的上升沿)，锁存器将计数值锁存起来，得到计数值Nl，从，接着对计数器1，2清零。从图中可以看出，从=8，代表在实际阿门时向内，捕获了8个速度脉冲，同时对标准信号脉冲个数的计数值为65_(N1=65)o在下一个速度脉冲信号F2的上升沿到来后，开始第二轮测量，测量过程与第一次相同，不过由于速度信号的改变，使这次的实际闸门时间变短(Nlo62)，而此时记录了19个速度脉冲个数(从=19)。

　　在设计电路时，需考虑计数器溢出的情况。例如，在电机转速很慢的情况下，两个速度脉冲信号上升沿间的时间间隔较长，这很长，在该段时间内，计数器1可能会出现溢出情　　况。在该情况下，可用3种方法来解决计数:一是增加计数器1的位数;二是通过增加计数器来对溢出次数另行计数;三是一旦计数器溢出，便认为此时电机的转速约等于0。这三种方法的选取可根据具体要求而定。

　4结束语

　　给出了利用CPLD对电机转速进行检测的方法，利用可编程器件具有现场可编程的优点，可方便地对测速系统的数字处理部分进行修改与完善。由于该测量电路的结构并不复杂，若计数器和锁存器都采用8位时，采用Altera公司MAX700o系列的一片EPM7128便可以实现所有功能。通过MAX+PLUSn对文中设计电路进行的仿真分析，可知该系统是可行的。

　参考文献

　　1黄正谨.CPLD系统设计与应用.北京:电子工业出版社，2002.

　　2王锁萍.电子设计自动化(EDA)教程.成都:电子科技大学出版社，2000.

　　3秦继荣.沈安俊.现代直流伺服控制技术及其系统设计.北京:机械工业出版社，1999.