Cadence签收解决方案为STMicroelectronics带来上市优势

　　全球电子设计创新Cadence设计系统公司 (NASDAQ: CDNS)，日前宣布服务于广泛电子应用领域的全球半导体领先企业STMicroelectronics，通过改用Cadence的签收解决方案将一款28纳米系统级芯片(SoC)的设计周期缩短了数周时间。与CadenceRTL-to-GDSII流程相呼应的是，ST应用Cadence签收技术做出了质量更好的设计，效率也得到极大提升，同时在高级SoC的流片方面加快了上市时间。

　　“Cadence签收解决方案将我们的开发周期缩短了几个星期，”STMicroelectronics统一平台部门研发主管Thierry Baucchon说，“比如在24小时的时间内，我们能够修复分散在设计中60多种模式边际组合的数千个保持时间违例，包含2000多万个单元-使用之前的签收技术，这要耗费我们几个星期的时间才能做完。

　　ST将Cadence EncounterTiming System与Cadence QRC Extraction结合，搭配Encounter Digital Implementation(EDI)System，实现其快速流片的优势。

　　在28纳米及以下工艺级别上，由于小型设备的差异越来越大，这也增加了工艺边际情况的数量，要确保芯片可靠签收变得更费时。Encounter时序系统独一无二地为整个设计流程、工程变更单(ECOs)和最终签收提供了全面的物理感知型、多模式、多边际(MMMC)分析。ST表示，能够了解时序优化时的单元布置，以及能够分配大量模式与边际进行分析，是改进ECO质量以及最终设计闭合周转时间的关键。

　　“我们对于与ST这种技术创新者合作充满激情，并致力于继续提供最好、效率最高的技术工具以及流程，帮助他们完成工作，”Cadence硅实现部门高级副总裁Chi-Ping Hsu博士说，“对于复杂的MMMC28纳米设计与ECO，综合的Cadence签收解决方案能继续以其独特功能让客户满意，帮助实现质量卓越的晶片、更高的设计效率以及加快产品上市时间。”