高压功率VDMOSFET的设计与研制

摘要：按照功率VDMOSFET正向设计的思路，选取(100)晶向的衬底硅片，采用多晶硅栅自对准工艺，结合MEDICI器件仿真和SUPREM-4工艺仿真软件，提取参数结果，并最终完成工艺产品试制，达到了500 V／8 A高压、大电流VDMOSFET的设计与研制要求。结果证明，通过计算机模拟仿真，架起了理论分析与实际产品试制之间的桥渠。相对于原来小批量投片、反复试制的方法，不仅节约了时阍，降低了研制成本，而且模拟结果与实际试制结果之间能够较好地吻合。针对传统结终端结构的弊端，提出了一种新型结终端结构，大大提高了产品的击穿电压和可靠性。
关键词：功率VDMOSFET；计算机模拟仿真；结终端结构

O 引言
随着现代工艺水平的提高与新技术的开发完善，功率VDMOSFET设计研制朝着高压、高频、大电流方向发展，成为目前新型电力电子器件研究的重点。
本文设计了漏源击穿电压为500 V，通态电流为8 A，导通电阻小于O．85 Ω的功率VDMOSFET器件，并通过工艺仿真软件TSUPREM-4和器件仿真软件MEDICI进行联合优化仿真，得到具有一定设计余量的参数值。最后在此基础上进行生产线工艺流片，逐步调整部分工艺条件，最终实现研制成功。

1 VDMOSFET工作原理
VDMOSFET是电压控制器件，在栅极施加一定的电压，使器件沟道表面反型，形成连接源区和漏区的导电沟道。基本工作原理如图1。

当栅源电压VGS大于器件的阈值电压VTH时，在栅极下方的P型区形成强反型层，即电子沟道，此时在漏源电压VDS的作用下，N+源区的电子通过反型层沟道，经由外延层(N-漂移区)运动至衬底漏极，从而形成漏源电流。
当VGS小于阈值电压VTH时，栅极下方不能形成反型层沟道。由于外延层(N-漂移区)的浓度较低，则耗尽层主要在外延层(N-漂移区)一侧扩展，因而可以维持较高的击穿电压。

2 参数设计
2．1 外延层电阻率和厚度
外延层的电阻率ρ越大(掺杂浓度Nepi越小)，则器件的击穿电压越大。然而，导通电阻Ron也相应增大。因此，在满足击穿要求的前提下，ρ越小(Nepi越大)越好；而从导通电阻的角度考虑，又限定了该电阻率的最大值。所以将在计算机仿真过程中，调整P-body的注入剂量、推阱时间和外延层电阻率、厚度，得出最佳的结构参数。