基于FPGA的全新数字化PCM中频解调器设计

均匀采样二阶DPLL误差传递函数幅频特性具有明显的高通特性，而且通带截止频率基本上和环路自由振荡频率一致，所以理论上只要恰当地选择环路自由振荡频率就可以得到我们所希望的等效高通滤波器。特别是当通带截止频率很小时，高通特性的性能会更好，因为通带将更加平坦。所以用这种方法实现窄带高通滤波器要比常规的FIR和HR滤波器都经济。因此，利用均匀采样二阶DPLL误差传递函效的高通特性滤除缓慢变化的载波频偏和多谱勒频率成份，实现等效的开环频率跟踪。
2．5 位同步设计
本设计方案中的位同步器主要由同相、正交积分环路、数字序列滤波器、分频器和码型变换器几部分组成。其结构原理如图5所示，下面将分别说明各个主要组成部分的原理与实现的功能。

同相正交积分环路主要用于实现对接收信号和同步信号的鉴相，利用匹配滤波的原理，比较接收到的信号和晶振产生经过分频后的信号两者之间的相位差，输出超前或滞后脉冲，用于调整位同步脉冲的相位。同相积分器在清除时刻的采样输出极性，取决于输入码元的极性，而与同步与否以及相位误差的极性无关。因此，可以将同相积分器的输出经过保持电路后再进行过零检测来得到码元转换的信息。
当存在噪声时，如果超前、滞后脉冲直接用于环路相位调节，将产生相位抖动，特别是在信噪比低或接近予零的情况下，问题更加严重。为此，环路中需要使用序列滤波器。这种滤波器专门用于鉴相器输出的超前或滞后脉冲的情况。它由计数容量为2N的可逆计数器构成，其结构如图6所示。

可逆计数器对超前脉冲进行向上计数，对滞后脉冲进行向下计数。在开始计数时，可逆计数器的状态为N，当超前脉冲比滞后脉冲多N个时，可逆计数器计满到容量2N，同时输出一个推后控制脉冲，以便用它去控制本地估算信号的相位推后一步。与此同时，或门就输出一个脉冲，将可逆计数量N，重新开始计数。而当滞后脉冲比超前脉冲多N个时，可逆计数器的计数值为0，同时输出一个提前控制脉冲，以便用它去控制本地估算信号的相位前移一步。这时，或门也输出一个脉冲，将可逆计数置N，重新开始计数。