基于FPGA的全新数字化PCM中频解调器设计
当锁相环路进入同步状态之后，超前或滞后脉冲产生的概率趋于相等。而由噪声引起的超前或滞后脉冲也是等概率的。因此，在这种情况下，计数器在N值上下徘徊，超前脉冲和滞后脉冲之差达到计数容量N的概率是很小的。所以，在锁相环路同步的状态下，序列滤波器通常是没有输出的。这就减少了由噪声引起的对锁相环路的误控作用。滤波器有效的滤除了噪声对环路的干扰，而且在同步状态下不产生附加的相位抖动。计数容量N的取值很重要，直接影响着环路的过渡过程。N取得大，对抑制噪声有利，但同时又加大了环路进入同步状态的时间，使得环路带宽变窄。反之，N取得小，可以加速环路的同步，而对噪声的抑制能力就随之降低，环路带宽变宽。因此根据实际情况以及不同的信噪比，选择不同的N值。本设计的随机徘徊滤波器采用可变模(N值可编程)设计，加大了可编程码同步器的灵活性。但是，加入数字序列滤波器后，虽然抗干扰性能有改善，但却使相位调整速度减慢了。若位同步脉冲的相位超前较多，鉴相器数要输出N个超前脉冲才能使位同步脉冲的相位调整一次，调整时间增加了N倍。为此给出了一种缩短相位调整时间的原理图如图7所示。本文引用地址：//m.amcfsurvey.com/article/190341.htm
当输入连续超前(滞后)脉冲多于N个后，数字序列滤波器输出一超前(滞后)脉冲，使触发器GI(C2)输出高电平，打开与门1(与门2)，输入的超前滞后脉冲就通过与门加至相位调整电路，如果鉴相器还连续的输出超前(滞后)脉冲，那么此时触发器的输出已使与门打开，这些脉冲就可以连续的送至相位调整电路，而不需要再等待N个。对随机干扰来说，输出的使零星的超前(滞后)脉冲，这会使触发器置“0”，这时电路的作用和数字序列滤波器相同，仍具有良好的抗干扰性能。N次分频器是一个简单的除N计数器。N次分频器对脉冲加减电路的输出脉冲再进行N分频，得到整个数字锁相环路输出的位同步时钟信号fclk。同时，因为fclk=CLK／2N，因此通过改变分频值N可以得到不同的环路中心频率。
2. 6 帧同步设计
输入数据流经过串／并转换后，与本地帧同步码进行同或运算，产生32位相关结果再与屏蔽位相与，屏蔽掉无关位后进入全加网络，经全加运算，以6位二进制码输出，然后与门限值进行比较。大于门限值表示接收到帧同步码。三态逻辑电路保证帧同步器在3个固定模式(搜索、校核、镇定)上工作。在搜索态，不使用窗口，符合相关器输出即认为是帧同步码。一旦接收到帧同步码，由搜索态转入校核态。位／字计数器、字／帧计数器复位，二者开始计数，这个过程一直持续到字／帧计数器达到预定的字／帧数。这时字／帧计数器输出一特定信号至窗口产生器，以预期检测位为中心产生窗口脉冲。利用帧同步码的周期性，下一个检测位应落在窗口脉冲宽度内，三态逻辑产生第二个帧标志脉冲。若在窗口范围内，没有帧码，在统计意义上多半是虚警，三态逻辑从校核重新返回到搜索态。在校核态，只有连续通过预定的校核帧数，帧同步器才进入锁定态。在锁定态，即使在帧同步码发生漏检或数据错误的情况下，帧标志脉冲也由本地产生。从而避免了由于帧同步码的漏检而造成的数据丢失。连续漏检超过预定的保护帧数，帧同步即返回搜索态，否则将重新计数，一直保持在锁定态。
3 测试结果和分析
在实验室内使用一个性能指标较高的下变频器和该设备配合进行了测试，测试结果见表1。从测试结果来看该设备能够在1～3Mbps的位速率范围内完成数据的可靠解调，误码率在允许范围之内。
在后续长时间拷机测试过程中，该解调器工作性能稳定。在使用信号源对该解调器测试时，输入信号强度在0～30dBm内范围变化，输入调制信号频率在100 kbps～5Mbps范围内变化时，该解调器也能够很好地工作，说明了全新数字化中频解调器的设计是稳定可靠的，可以进行下一步工程化研制。而该设计的集成度高、体积尺寸小，便于小型化设计应用等优点体现了该设计的优越性，将来必定会得到越来越广泛的应用。
4 结束语
目前应用范围较广的解调器解调位速率比本设计要高，在10Mbps以上，因此本设计的下一步的改进方向是将解调能力进行扩展，这主要取决于所选择的FPGA内部锁相环的时钟和FPGA的容量及数据处理速度。
文中方法只是对从中频直接进行采样、鉴频、进行位帧同步的验证，实践证明该方法设计有效，测试结果接近理想值，下一步目标是完成工程化研制，投入实践应用。
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