一文看懂3D晶体管

　　上图是最近比较常用的MOS元件结构，我们可以发现和之前列出来的简图有不少差异，事实上增加的部份都是为了避免通道产生速度过慢、短通道效应、性能不良等等问题而来。但是这些解法也会带来副作用，互相牵制以致没有一个完美的解决方案。(不然大家赶着变成3D干嘛?)

　　影响推动力的最主要因素还是来自于短通道效应，特别是本身就已经够短的30nm闸极通道更容易发生。为了解决短通道效应，有人会预先在通道形成的部位加入杂质，使得原本的NP接面导通电压下降。其原理就是让P型半导体不要这么偏向P型，有点接近N型，但是这样一来也造成了通道切断时很可能会有漏电流，因为介面的能障变小，而且加入杂质会创造许多自由电子和电洞成对出现的机会。

　　▲短通道效应：通道提早缩水了

　　关不掉的晶体管

　　在没有外部电场的情况下，这成对的电子和电洞因静电力平衡会再度中和掉对方而消失;但是当有外部电场(源极有电压的时候)时，这些随机产生的电子就会变成额外的导电品，使得晶体管永远关不起来。原本我们希望闸极在拉高电位一到饱和态后，晶体管就可以把源极的输出降到零，现在办不到了?这就叫做关闭态的漏电流。就算我们不加入杂质让能障变小，当闸极电压小于汲极电压太多时，这个能障一样会变小，在30nm以下的晶体管中产生漏电流的比例就会远高于过去90nm或120nm的晶体管了。

　　▲关不起来的电压

　　闸极太短的漏电流

　　▲闸极过短导致的漏电

　　在上图中，我们又看到了另一种漏电流的产生原因，当我们的电场施加于3个极时，我们可以看到因静电力之故，某些区域的电子、电洞都飘往源极以及汲极，并且闸极为了形成通道也会吸取中间部位大多的电子、电洞聚集到通道，这些被吸走电洞、电子的区域形成了空乏区，这空乏区没什么能障，原本也没什么作用，但是若是闸极通道很短就好玩了。

　　我们看到图中的汲极到源极之间除了通道外全部被空乏区连起来了，任何不小心落入这空乏区的电荷都会被来自汲极的电场用力一推，就往源极跑出去了!(额外不受控制的电流输出，又是一个漏电的来源)

　　推动力不足也可能是因为形成通道的电荷量就是不够，造成通道太薄太小，如果我们使用增加晶体管宽度的方法解决这种问题，就会造成制造成本升高，但是如果增加通道形成区附近的杂质，又会漏电。所以最好的方法恐怕只有换一个晶体管结构了!

　　寄生电容

　　由于材料介接的影响，对于高频讯号来说，原本良好的导体其实讯号跑起来并没这么良好。会跑出讯号经过电容器一般的滤波效应，让讯号变差，但是我们明明没有在导体上面放电容器，这个电容效应是导体自发的物理现象，所以我们叫它寄生电容。

　　本征电子

　　就如同高中提到的酸碱平衡一样，水的成分是氧化氢，但是就算是纯水，其中也会固定解离出等量的氢离子和氢氧根离子。我们在材料中放进杂质以利产生电洞时，也会因热效应而产生一些等量的电子和电洞，但是他们出现一下子就又会结合在一起了，就好像情人暂时分手但是马上又复合一样。而当某一对分手的电子电洞复合的时候，又会有另一对分手，所以材料中永远会有一些自由电子，这叫本征电子(洞)。