一文看懂3D晶体管

　　Intel的Tri-Gate

　　讲到这个输人不输阵的世界第一半导体大厂Intel，它可是很忌讳提到FinFET或DualGate FET的，除了专利权问题之外，对这一家伟大的公司来讲，它怎么可能和你用一样多的闸极数呢?当你能做2个，我们当然要能做3个啊!所以Tri-Gate这个名词就跑出来啦??。不过水电工跟大家偷偷讲，Tri-Gate和FinFET根本就长得像双胞胎，有够像啊。

　　High K Metal-gate又建功

　　理论上闸极的电容值愈大那么下方的通道形成情况就愈好，事实上晶体管过小时通道电荷也很有限，而平板电容的公式为C=K*A/D，其中A为电容面积，而D则是2个平板间的距离。所以闸极的绝缘层愈薄愈好，但是过薄的绝缘层会导致穿隧效应而造成漏电。

　　拜高精密的制造机械所赐，目前的闸极都已经薄到不能再薄了，所以目前各公司的走向都会偏向以高K值材料为主，在做到35~40埃的厚度时(埃是一种长度单位，10埃等于1奈米)，也有比传统氧化硅10埃时都更好的容值，而在这个厚度下，闸极漏电流可以有百倍的改善。但是闸极电容一旦变大拉升电压就会又慢又费电，所以现在使用high K材料大多是为了避免闸极电容增加导致绝缘体变厚，以减少漏电。或者是在某些情况下减少闸极寄生电容量。

　　拓宽的Tri-Gate走廊

　　High K材料是Intel的利器，水电工看到Intel公司发布的Tri-Gate闸极切面时也忍不住赞叹了一番，没想到Intel可以把这个走廊的宽和高做得一模一样!所以有效通道截面积约等于3 × 走廊高度× 通道厚度。这就是为什么Intel硬是要叫Tri-Gate Transistor的原因!

　　▲Intel Tri-Gate晶体管通道截面图

　　平板电容

　　根据高三物理，最早期的电容器就是两个平行导电板，它可以用来制造电容效应，而且也很方便计算电容量，长相也很像MOS的闸极。所以我们在分析闸极寄生电容时都会用平板电容做基本模型。

　　原来Intel利用了神兵利器，虽然走廊宽度变大会增加寄生电容，但是Intel显然又利用了High K材料让它降回可接受的值。所以在同样面积下，Tri-Gate的推动力会比FinFET更大?这个水电工保留，为什么呢?我们看下图就知道了，其实由于这条走廊占的空间不大，所以就算是做成同样高度的情况下，要达成同样推动力，Tri-Gate只要用2条走廊并联就可以抵过FinFET的3条走廊，但是这2个晶体管面积其实相差很少，当然是有小一些啦，不过真的不会到令人跪拜的地步。

　　更何况现在演变成真正的盖大楼大战了，真的推动力不足时我大不了盖高一点就好了，何必拿面积和你拼呢?而且其实FinFET的通道部位原本也就可以做到和闸极长度一样宽了，所以别人也不是做不到。某篇产业分析师的文章说Intel的Tri-Gate至少领先业界5年，其实??水电工觉得应该说5个月比较实在。

　　Threshold Voltage

　　中文是最低导通电压，由于CMOS 电路特性之故，要达到省电的目的，芯片运作电压愈低愈好。但是硅半导体有个麻烦，就是最低导通电压等于0.7V(硅的界面能障)，也就是说闸极或汲极加上的电压小于0.7 伏特时，晶体管是不动作的。以Intel 的ULV 来说，运作电压才不过1.1 伏以内，也就是如果Vt保持0.7 伏会带来很麻烦的问题：零和壹的电压准位离得太近，会非常容易出错。所以要让V t下降才能做出超低电压芯片，相关的资料可以再写一大篇，在此先简述之。