一文看懂3D晶体管

　　丢掉平面，来个3D 吧

　　老实说3D制程在Intel发表Tr i-Gate前，台积电早就公开了FinFET。而且这二者长得还很像!1999年前台积电技术长胡正明先生在一篇论文中就提到：为了解决短闸极元件大量漏电问题，他创造了一种全新的超薄立体结构。现在我们就先来看看新店台鸡店新竹台积电公司的FinFET结构吧。

　　有别于以往埋在井里的汲极与源极，这会儿大家可都浮在水面上了，这样子的做法从一开始就很适合做成SOI(因为3个极都可以放在一层不导电的氧化物上)，先天上漏电流就少了。对现有晶圆厂最大的好处是，材料和制程机乎都不用换就可以做到。

　　而通道呢?就是连接在汲极和源极中间那一根细细的东西，就像连结2栋建物的走廊一样，据说它长得像鱼鳍所以叫FinFET(鳍式场效晶体管)，还好当年不是台湾水电工取名，不然一定叫走廊晶体管或者是哑铃晶体管，当然串烧晶体管也很符合??。

　　大家一定觉得奇怪，为什么这会通道变成了长相有如电线的东西呢?事实上它的功能和传导方式真的和电线一样呀!基本上它就是电子的走廊。传统晶体管的通道反正就是薄薄一层，你把它摊平了也只有那一点点可以导电，把它折起来立起来也一样可以导电。所以我们观察Fin的剖面图就可以发现，通道形成原理是一样的，只是形状变了，和闸极的相对位置也不一样了，这有什么好处呢?

　　▲台积电FinFET结构图

　　据说FinFET会减少许多刚才提到的通道形成问题，所以漏电流或关不起来的情况就会大幅改善。很巧的是在最近一次会议中水电工巧遇胡博士，听他解释当年为何发明这种结构的几个原因：

　　第一就是平面型晶体管如同水电工之前所说的，可以漏电的地方太多了，因为闸极只能控制靠近它的电子流，离它很远的就鞭长莫及了，而且这些现象在30nm以下都非常明显，根本不能用。

　　第二就是导通电压Vt的问题，Vt太大的元件在现有超低电压芯片上是不受欢迎的，要降低Vt的方法就像前面所说的，要在通道形成部位(闸极下方)打入杂质，同时解决短通道效应，一举两得。不过在闸极短到30nm以下时，这种做法会让Vt变得飘忽不定，气死芯片设计者，只好换个方式做看看。

　　增加晶体管面积

　　原本想要增加推动力就必需要增加晶体管面积，现在我们多了个方向可以长??就是往上走!除了可以增加这个走廊的数目之外，单一一个走廊的导电容量可以藉由拉高走廊的高度而大幅增加。参考附图所示，实际有效通道截面积=( 2*走廊高度+走廊宽度)*通道厚度。

　　当然实际上高度还是有点限制的，这要考量到寄生闸极电容量的问题。不过在逻辑运算线路中，如果没有很麻烦的下一级要推动，这种晶体管可以在使用比过去还少20～30%的面积下就达成同样的推动力。所以长太高而出事的情况理论上是不会遇到的。

　　SOI

　　Sillicon-on-Isolation 是一种新技术，把硅半导体元件放置在一层绝缘体上以防止元件之间产生漏电流互相干扰。

　　台积电的FinFET在这条走廊上还使用了应变硅晶(strained silicon)的技术，在外表薄薄一层的硅结晶中加入了3-5族原素的杂质一同结晶，由于3-5族晶格较大，所以会对靠近表层(很不巧也就是形成通道的部份)的硅造成拉扯开来的应力。晶格被拉松了后就好像笼子的栅栏放宽了一样，电荷流动速度就会高很多，通道形成速度就可以有效拉高。

　　当初在测量新结构晶体管的导通情况时，胡博士就已经发现这条走廊的宽度如果太宽除了寄生电容问题外，还会有在走廊中心部位产生太多区域是闸极电压管不到的部位，会造成额外的漏电流，所以经实验发现在30nm以下的闸极长度下，走廊宽度最好都不要超过闸极的长度。

　　▲FinFET通道裁面图