内建式抖动测量技术（上）

优点：
●采用触发振荡的方式，讯号不会因为经过delay chain后duty cycle而受到影响，相较于前面的作法具有较广的量测范围。

缺点：
●抖动量是经多个周期比较后所得，因此测试时间将是最大的考量。
●使用两组振荡器之相位比较来得到抖动量，若振荡频率漂移将造成测试误差。
●需额外的统计电路辅助，成本较高。

Vernier Delay Line [3]

《图三 使用vernier delay line之抖动量测法》


游标延迟线（Vernier Delay Line；VDL）为目前最常被采用的抖动测试技术，由Piotr Dudek于2000 JSSC所发表。操作原理是将参考与待测时脉分别送入两个不同延迟量（τup与τdn）的delay chain中，若两者间有抖动量存在，经延迟单元后其会相互逼近。当在n个周期后两讯号同相位或是相位领前、落后的状态改变，即可算出抖动量为nx△τ，当中△τ=τup-τdn。所以藉由此测试技术将可测试低于次逻辑闸（sub-gate）的抖动量。

优点：
●使用延迟时间差的观念来实现，可具有较佳的测试解析度（=△τ）。

缺点：
●制程变异下无法确保每个延迟单元之延迟时间量相等，此将影响测试准确度。

ADC Sampling [4]

《图四 使用ADC sampling之抖动量测法》



因抖动为时间的变化，所以一般测试架构都是从时间观念来得知。但Henery C. Lin于2003 ITC中，利用时间转电压的方式来实现抖动量测试。简单来看这就是一组电荷帮浦，当待测讯号为高电位时电流会对负载充电；而在低电位时就将电压位准重置归零。所以待测讯号脉波宽度越大，所得的电压值也就越高；反之脉波宽度较小电压也就随之降低。接着再利用ADC将电压位准转换成数位码以求得抖动量。


优点：
●于低速时脉测试中具有较高之解析度。
●采用real time的输出，测试时间将可缩短。

缺点：
●测试解析度与测试速度皆取决于ADC之设计。
●于低压操作时易受垂直抖动影响进而导致解析度大幅下降。

Component-Invariant VDL [5]

《图五 使用component-invariant VDL之抖动量测法》


最后一种测试架构为G. W. Roberts于2001 ITC所提出。此种采用非变异量元件之游标延迟线和[03]的做法其实非常相似。其是利用一级的延迟单元然后让讯号回授振荡，如此一来将可确保量测解析度皆为△t。若于n个振荡周期后两个延迟量相位改变或是相同时，则可依[03]的作法计算出抖动量。


优点：
●每级延迟皆为△t，提升量测准确度。
●使用两个延迟量之差来量测抖动量，因此可具有较高解析度。

缺点：
●和[02]架构一样需较长的测试时间。

由以上所提出的五种测试法可看出，以目前的测试技术而言，不外乎是利用signal amplitude sampling以及time domain analysis两种方法来实现。但以前者来说，随着制程进步操作电压降低，此作法将面临ADC设计的瓶颈，所以近年来已较少人采用此作法来实现抖动量测试。后者虽各架构实践方式有所不同，多数是利用时间数位转换（Time-to-Digital Converted）的观念来实现。然而这些架构都有共通的问题，就是操作速率不快以及解析度不高。以目前市面上PC周边产品来说，普遍速度皆属于几百MHz等级，而CPU或是传输介面则会上看至GHz等级。另外抖动量在高速系统中最大值约定义在数十ps，所以若测试系统没有好的解析度和宽范围测试之能力，将无法判别待测讯号之好坏。因此本文将提出一个新的抖动测试想法与架构，针对高速与低抖动时脉作更精确（precision）与更准确（accuracy）之抖动测试。