内建式抖动测量技术（上）
前言
时序抖动（timing jitter）为系统设计中普遍存在的问题。但是因为早期系统使用需求量不高，所以皆透过较低的讯号传输速度减少设计负担，也因此抖动相较于整个周期时间所占的比例非常微小。随着积体电路日新月异，人们普及使用电脑并增加通讯频宽需求，在各种通讯协定上都大幅增加其操作速度。在相同条件下时序抖动已在讯号间占有相当大的百分比。因此与时脉相关的系统都会针对抖动做进一步的规范。
目前抖动量萃取的方式皆藉由仪器外部量测所得，但当系统操作速率增加后于量测上会遇到以下两个问题：测试成本（cost）与测试准确度（accuracy）。从测试成本观点来看，若要量测GHz以上讯号，示波器为得到准确量测数值其取样率必须非常高速，动辄数十GS/s。因此软硬体实现变得非常困难，测试机台成本也就大幅提升。此外，采用外部仪器测试晶片内部讯号，也会产生量测可靠度的问题。例如测试环境对于待测讯号的干扰、I/O介面频宽之限制、晶片内部输出缓冲器（output buffer）的杂讯…等等，这些皆会造成量测数值准确度下降。
为解决相关测试问题，目前备受瞩目的方法就是加入可测试性设计（Design for Testability；DfT）。可测试性设计的观念是在设计流程中加入量测的考量，或是藉由一些额外辅助运算方式来降低对自动测试设备性能的要求、及大幅降低生产测试所需之成本与时间。然而此测试方式虽可减少测试成本和时间，但最被市场所诟病的是其准确性。这是因为额外电路将会注入杂讯于待测电路中，且也无法确保此电路设计是否完善；此外利用额外的运算方式必须先确保待测数值或是待测环境设定无误，否则就算大幅缩短测试时间也是徒劳无功。
本文将提出一可内建于晶片中量测时脉抖动量之测试想法与架构。其采用单撷取（single-shot）量测方式搭配时间放大的技巧将讯号抖动量等倍率增加，来减轻时间数位转换电路（Time-to-Digital Converter；TDC）在制程上的限制、进而提升测试解析度（resolution）。此外搭配使用脉波吞噬之电路技术，使得架构具有极佳线性度。相较与传统内建抖动量测电路（[1]~[5]），其具备宽频操作以及低抖动量测试之特性，并有较小的超额面积率（area overhead）。
Background
发展至今，内建时脉抖动测试技术有几种较为普遍的测试架构，有些已应用于业界产品测试中，先针对这些传统架构做进一步介绍。
Delay Chain [1]
《图一 使用delay chain之抖动量测法》
此测试架构为Logic Vision于1999年提出，是利用可调整延迟线（Adjustable Delay Line；ADL）、正反器与计数器搭配统计原理来测试抖动量。正反器就好比是一个相位检测器，若调整延迟量使得B领前A，此时0出现的机率将占多数；反之当B落后于A，则1出现的机率将占多数。亦即藉由调整不同延迟量来得到不同机率分布，再搭配上累积分布函数的运算（Cumulative Distribution Function；CDF）将抖动量运算出来。
优点：
●架构简单且容易实现。
缺点：
●延迟线会有频率的限制，此将影响操作范围。
●需调整延迟时间来得到1、0分布进而得知抖动量，因此将需冗长的测试时间。
Two Ring Oscillators [2]
《图二 使用two ring oscillators之抖动量测法》
此测试架构则为Credence于1999年所提出，是使用两组已知但不同操作频率的内建振荡器，利用待测时脉讯号的第n个与第n+1个周期分别去触发振荡器使其开始振荡。当两者不同周期时脉之相位吻合后，再利用相位吻合所需的周期数搭配振荡周期即可反推时脉抖动量。
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