内建式抖动测量技术（上）

Proposed Technique

《图六 传统时间-数位转换过程之示意图》


在介绍我们所提出之测试方法前，先来探讨传统测试的问题。图六为传统时间-数位转换的过程。当一时脉（SUT）发生抖动时，其边缘会离开原本理想的位置，此时普遍的做法会将SUT延迟一个周期时间（SUTd）后去测量En和En+1边缘之抖动程度。而测试方法就是将SUT送入delay chain中当作被取样的资料，而SUTd则作为取样时脉。当SUTd对经过不同延迟量之SUT做取样后即会产生出温度码（thermal code）的数位资料，此输出资料即代表不同时脉抖动量。

举例来说，若目前delay chain为10级25-ps延迟量之延迟单元所组成，此时时脉周期对周期抖动量为10-ps，经取样后会得到1000000000的数位码；而若当抖动量为30-ps，则会产生1100000000。因此抖动量越大，数位码中的1也就会越多。所以目前的技术皆是以此种想法来实现抖动量测试，而不同之处就是会利用许多电路技巧将延迟单元的延迟量缩小以提高测试解析度，如游标延迟线、内插…等。

但从上述说明即可得知，因为解析度和延迟单元之延迟量成反比，所以若不将延迟量设计得非常小，相对地就会产生测试误差量。以前例来说，理想上当抖动量为0.1-ps和24.9-ps时所得到的数位码皆为1000000000，其最大误差量接近一个延迟时间。所以说若在高速低抖动的应用中，此测试误差量将无法说服测试使用者。但假若利用电路上的技术缩短延迟时间减少误差量，其还是会因制程限制有极限值存在，且通常会耗费较大的硬体面积。所以我们反向思考，不以时间-数位转换器为出发点，而是以一简单电路技术先放大周期对周期之抖动量，如此一来即可减少测试电路设计的困难度并提升测试解析度。

《图七 抖动量放大之概念图》

以图七为例，若延迟单元的延迟时间为τd，则代表在无任何辅助电路下其最佳解析度即为τd。但以所提出的观点来看，若此时先将输入抖动量放大A倍送入delay chain中，效果就如同将延迟时间缩短来增加测试解析度，也代表此时整个架构最佳解析度便可等效成”τd/A”。

举例来说，于0.13-um制程中最小闸延迟时间为25-ps，所以采用传统作法大约只能量测到的抖动量为25-ps；但是若在抖动量转换成数位码前先将其放大25倍，则最佳解析度即提升至1-ps（25-ps/25）。除此之外，随着抖动放大倍率A大于τd后，因延迟单元的延迟时间小于1-ps（τd/A<1），所以此时将可针对sub-pico-second等级之抖动量作测试。

因此本抖动测试概念就是藉由放大输入时脉周期对周期之抖动量，进而补足时间-数位转换电路的不足，且更进一步提升测试解析度，以让此测试系统操作于高速低抖动量的系统具有极佳准确度。图八即为运用所提出之抖动放大原理所实现的内建时脉抖动量之测试架构。

《图八 所提出之内建时脉抖动量测试架构》


其包含了脉波吞噬电路（Pulse Remover；PR）、抖动放大电路（Jitter Amplifier；JA）、相位选择电路（Phase Selector；PS）、时间-输位转换电路（Time-to-Digital Converter；TDC）与同步电路（synchronizer）。其中PR和JA之组合是用来将输入抖动量做线性放大；而TDC的功用则可把抖动量化成数位码；另外同步电路会将所有的输出数位码作同步以利后续软体或硬体之分析。但在此输出只看的出周期对周期间之抖动量，并无法判断目前边缘间的关系（即相位）。

因此于TDC前插入一PS[6]，其用于判断目前相位关系并决定ΦA与ΦB进入TDC前谁当作资料而谁当作取样时脉。若ΦA领前ΦB，则D6为Hi、ΦA’=ΦA、Φ’=ΦB、属于正向抖动；反之若ΦB领前ΦA，则D6为Low、ΦA’=ΦB、ΦB’=ΦA、属于反向抖动。利用此位元之结果将可更明确判断抖动之型态。接下来我们就针对各主要电路做进一部的介绍。（待续）

（本文转载自工研院系统晶片科技中心技术期刊第8期。本文作者李瑜和郑乃禛为工研院系统晶片科技中心设计自动化技术组电路设计部副工程师；陈继展为设计流程开发部经理）

参考文献：

[1]S. Sunter et al, “BIST for Phase-Locked Loops in Digital Applications,” IEEE Int. Test Conf., pp. 532-540, Sept. 1999.

[2]http://www.credence.com.

[3]P. Dudek et al, “A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line,” IEEE J. Solid-State Circuits, vol. 35, pp. 240-247, Feb. 2000.

[4]H. Lin et al, “CMOS Built-in Test Architecture for High-Speed Jitter Measurement,” IEEE Int. Test Conf., pp. 67-76. Oct. 2003,

[5]A. H. Chan et al, “A Synthesizable, Fast and High-Resolution Timing Measurement Device Using a Component-Invariant Vernier Delay Line,” IEEE Int. Test Conf., pp. 858-867, Oct. 2001.

[6]Chin-Cheng Tsai et al, “An On-Chip Jitter Measurement Circuit for the PLL,” IEEE Asian Test Symposium Conf., pp. 1-4, 2003.