高速串行总线——一致性测试方案

观察接收端芯片内部信号

接收端测试和调试的难点在于无法直接用探头探测到器件内部。许多接收端芯片内部有输入滤波器用来补偿传输链路的损耗和传输线效应，给CDR提供更“干净”的信号。因此，示波器探头所看到的信号是在滤波器之前的信号。

带有可编程DSP技术的高级的示波器能够以接收端芯片的角度，捕获“虚拟探测点”的信号。通过在示波器中应用FIR滤波器，示波器能够显示在输入滤波器之前和之后的信号。这样提供了更加精确的，影响CDR工作的抖动测试数据。图7a 和7b 描述了信号经过FIR 输入滤波器之前和之后的测量差异。

图7a.接收机测试不带FIR滤

图7b. 接收机测试带有FIR 滤波

接收端幅度灵敏度测量

在信号进入到接收端芯片时，信号不可避免的会有能量的损失。幅度灵敏度测试就是用来检查当信号到达CDR和解串行器时，接收端能否准确的识别1和0。

接收端时序测试

时序测试通过改变差分对间时间偏差和上升沿快慢，用来验证接收端容限。因此，数据码型发生器或任意波形发生器必须能够提供差分的信号输出。

接收端抖动容限测量

抖动容限测试目的是检验接收端能否正确的识别带有抖动的信号。如果能满足规范要求，说明CDR能够恢复出正确的时钟，并能准确的在UI中间进行采样。这也意味着即使信号中有抖动，解串行器仍能够正确的识别数据。图8描述了抖动容限测试的组成。

图8：接收端抖动测试组成

对于时钟嵌入式、8B/10B的链路，例如PCIe，严格的抖动容限测试是非常重要的。波形发生器必须具有提供生成特定幅度、频率和调试方式(例如正弦波、方波三角波)等的抖动的能力。为了能够充分的模拟DUT所可能遇到的压力，波形发生器必须能都在上升沿和下降沿施加抖动。

目前，各个工作组对在接收端测试中的码间干扰(ISI)抖动干扰越来越感兴趣。工程师和研究人员正在评估ISI对接受端的影响，以及如何更好的测试和刻画码间干扰抖动。例如DisplayPort 标准和HDMI 标准中，需要使用电缆模拟器(cable emulator)模型用以模拟最差情况下的ISI。