内存制造技术再创新，大厂新招数呼之欲出

作者：时间：2024-07-08 来源：半导体产业纵横

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在高性能计算系统，特别是 AI 服务器中，内存（DRAM）的容量和带宽指标越来越重要，因为处理器需要处理巨量数据，传统 DRAM 已经无法满足需求。目前，HBM是当红炸子鸡。

本文引用地址：//m.amcfsurvey.com/article/202407/460748.htm

相对于传统 DRAM，HBM的制造要复杂很多，它需要将多个 DRAM 裸片堆叠在一起，这就需要用到较为先进的封装技术了。

随着技术进步和市场需求的变化，HBM堆栈的密度也在增加，有机构统计，按照当下的势头发展下去，将从 2022 年的 16GB 增加到 2027 年的 48GB，DRAM 大厂美光更加乐观，预计 2026 年将出现 64GB 的 HBMNext（HBM4），堆叠层数能达到 16，这样，使用 16 个 32Gb 的 DRAM 裸片就可以构建 64GB 的 HBM 模块，这需要存储器制造商进一步缩小 DRAM 裸片的间距，需要用到新的生产技术，特别是更好的封装技术。

通常情况下，HBM 堆栈使用硅通孔（TSV）垂直连接多个 DRAM 裸片，这种带有 TSV 的堆叠架构允许非常宽的内存接口（1024 位）、高达 36GB、64GB 的内存容量，并可实现超过 1TB/s 的带宽。

生产 HBM 堆叠芯片比生产传统的 DRAM 要复杂得多。首先，用于 HBM 的 DRAM 裸片与典型 DRAM（例如 DDR4、DDR5）完全不同，内存生产商必须制造出足量的 DRAM 裸片，并对它们进行测试，然后将它们封装在预先测试好的高速逻辑芯片层之上，最后测试整个封装。这个过程既昂贵又耗时。

以最新量产的 HBM3E 为例，其芯片尺寸大约是同等容量 DDR5 的两倍，除了逻辑层和 DRAM 层，还需要一个接口层，如此复杂的封装堆栈，会影响良率。因此，随着 HBM 的发展，堆叠层数不断增多，封装复杂度也在增加，其制造难度越来越大，且良率难以提升。

3D DRAM接力

HBM 并不是高性能计算系统用内存的最终形态，从各大存储器厂商的研发方向来看，在存算一体彻底解决「存储墙」问题、相关芯片技术成熟并实现量产之前，3D DRAM将是 HBM 的继任者。

传统 DRAM 需要复杂的读写数据操作流程，而3D DRAM可以通过垂直堆叠的存储单元直接存取和写入数据，显著提高了存取速度。3D DRAM 的优势不仅包括高容量和快速数据访问，还具有低功耗和高可靠性特点，可以满足各种应用需求。

这里先简单介绍一下 DRAM 的基本结构。

DRAM 单元电路由一个晶体管和一个电容器组成，晶体管负责传输电流，使信息（位）能够被写入或读取，电容器则用于存储位。

DRAM 由被称为「位线 (BL)」的导电材料组成，位线提供注入晶体管的载流子（电流）。晶体管就像一个闸门，可以打开（接通）或关闭（断开），以保持或停止电流在器件内的流动。这种栅极状态由施加在被称为「字线 (WL)」的接触导电结构上的电压偏置来定义，如果晶体管导通，电流将流过晶体管到达电容器，并存储在电容器中。

电容器需要有较高的深宽比，这意味着它的高度远大于宽度。在一些早期的 DRAM 中，电容器的有源区被嵌入到硅衬底中，在最近几代 DRAM 中，电容器则是在晶体管顶部进行加工。

3D DRAM 是将 DRAM 单元垂直堆叠，是一种具有全新结构的存储芯片，打破了原有的模式，它有些类似已经成熟的 3D NAND 单元垂直堆叠，但制造难度比 3D NAND 大。3D DRAM 不是简单地将 2D DRAM 组件堆叠在一起，也不同于 HBM，需要重新设计 DRAM 架构，需要用到一些先进的晶体管制造技术和先进封装技术。

3D DRAM 设计重点是解决制程节点微缩和多层堆叠的难题，另外，还有电容器和晶体管微缩，以及单元间连接和通孔阵列，还要制定相应的工艺规格。通过垂直堆叠，3D DRAM 芯片将单位面积的容量增加 3 倍。3D DRAM 与 HBM 在设计和制造层面都是不一样的。

据 The Elec 报道，三星和 SK 海力士都已将混合键合确定为未来制造 3D DRAM 的关键封装技术。据悉，三星计划在 2025 年推出 3D DRAM 芯片，SK 海力士还没有确定具体时间。目前，三星和 SK 海力士使用微凸块来连接 DRAM 模块，混合键合技术可以通过使用硅通孔垂直堆叠芯片，以消除对微凸块的需求，从而显著减少芯片厚度。

制造 3D DRAM，要解决几个问题

为了推进 DRAM 制程微缩，需要将 2D DRAM 组件侧放并堆叠起来，但这会面临一些难题：水平方向需要横向刻蚀，但由于凹槽尺寸差异很大，横向刻蚀非常困难；在堆栈刻蚀和填充工艺中需要使用不同的材料，这给制造带来了困难；连接不同 3D 组件时存在集成难题。

在制造 3D DRAM 时，需要缩短电容器 (Cap) 的长度（电容器的长度不能和高度一样），并进行堆叠，以提升单位面积的存储单元数量。

图：2D DRAM 架构垂直定向视图（左图），将其翻转并将结构堆叠在一起（右图）的做法不可行的主要原因是需要刻蚀横向空腔，并将其以不同的横向深度填充到硅有源区中。

上图表示的结构不变，将其顺时针旋转 90 度，结构将处于自上而下的视图中。在这个方向上，可以堆叠纳米薄片。但是，这种情况下，原始设计显示的区域非常密集，因此，位线和电容器需要自上而下地进行工艺处理，并且距离很近。要实现这种方向的 3D 堆叠，需要重新设计架构。

除了要设计新架构，还必须改变 3D DRAM 的金属化和连接性，需要设计新方法来促使电流通过中央的位线堆叠，包括连接各层的水平 MIM（金属－绝缘层－金属）电容器阵列，以及将栅极包裹在晶体管周围（栅极全包围）。其原理是，当电流通过时，只有目标位线（层）被激活，在被激活的层中，电流可以连接到正确的晶体管。

还有硅通孔阵列问题。为了避免 3D NAND 中使用的台阶式结构的局限性，需要引入穿过硅堆栈层且可以在特定层停止（每层一个通孔）的通孔阵列结构，将接触点置于存储单元内部。沟槽制作完成后，可以引入只存在于侧墙的隔离层。

高沟槽用于引入刻蚀介质以去除硅，然后在空沟槽中引入导电金属。其结果是，顶部的每个方格（下面最后三张图片中的浅绿色和紫色方框）只与下面的一层连接。

工艺方面，需要独特且创新的工艺，3D DRAM 是一种前沿设计，要想实现量产，采用的工艺和设计是从未见过或尝试过的。

3D 封装助阵

以上介绍的是 3D DRAM 在芯片设计和制造工艺方面的挑战和解决思路，相应的裸片制造出来后，需要更适合、更先进的封装技术，将这些 DRAM 裸片和逻辑等功能部分有机地结合在一起，才能使应用效能最大化。

越需要用到先进封装的地方，说明被封装的裸片越小，封装在一起的整体复杂度越高，3D DRAM 则充分涵盖了这两点。先进封装包括 2.5D 和 3D 封装，2.5D 难以满足 3D DRAM 封装要求，必须采用垂直堆叠超小型构建块（DRAM 裸片），并通过硅通孔实现互连的 3D 封装。

在 2.5D 封装中，逻辑单元、内存或其它类型的芯片使用倒装芯片方法水平堆叠在硅中介层上，用微凸块连接不同芯片的电子信号，通过中介层中的硅通孔连接到下面的金属凸块，然后封装到 IC 基板上，在芯片和基板之间建立更紧密的互连。从侧面看，虽然芯片是堆叠的，但本质仍然是水平封装（传统芯片封装都是水平的）。不过，与传统封装相比，2.5D 封装中的裸片大小和间距小了很多，接近 3D 封装。

3D 封装要将多个裸片（面朝下）堆叠在一起，直接使用硅通孔垂直堆叠，将上方和下方不同裸片的电子信号连接起来，实现真正的垂直封装。目前，越来越多的 CPU、GPU 和内存开始采用 3D 封装技术。

到了 3D 封装阶段，混合键合技术几乎是必选项。

混合键合是芯片封装工艺中使用的芯片键合技术之一，常用的商用技术是「Cu-Cu 混合键合」。使用 Cu-Cu 混合键合，金属触点嵌入到介电材料中，通过热处理工艺，这两种材料结合在一起，利用固态铜金属的原子扩散来实现键合。这种方法解决了以前倒装芯片键合工艺中遇到的挑战。

混合键合不是唯一的先进封装技术，但它提供了最高密度的垂直堆叠。封装中的微凸起占用的体积使得堆栈太高，无法放入带有 GPU 或 CPU 的封装中，混合键合不仅会缩小 DRAM 裸片的高度，还可以更容易地从封装中去除多余的热量，因为这种封装各层之间的热阻较小。

与倒装芯片键合相比，混合键合具有多种优势，它允许实现超高的 I/O 数量和更长的互连长度，通过使用介电材料代替底部填料进行粘接，消除了填充成本。此外，与晶圆上的芯片键合相比，混合键合的厚度最小，这对于需要堆叠多层芯片的 3D DRAM 封装特别友好，因为混合键合可以显著降低整体厚度。

三大厂商的 3D DRAM 制造进展

目前，三星、SK 海力士和美光这三大存储芯片厂商都在研发 3D DRAM，相应的制造工艺和封装技术也在同步开发中。

美光从 2019 年起就开始了 3D DRAM 的研究，拥有 30 多项与 3D DRAM 相关的专利，获得的专利数量是三星和 SK 海力士的 2~3 倍。

近些年，三星一直在进行 3D DRAM 的研究，并推出了业界首个 12 层 3D-TSV 技术。

2023 年，在日本举行的「VLSI 研讨会」上，三星电子发表了一篇包含 3D DRAM 研究成果的论文，并展示了 3D DRAM 芯片内部结构的图像。

据消息人士称，2023 年 5 月，三星电子在其半导体研究中心内组建了一个开发团队，大规模生产 4F2 结构 DRAM。由于 DRAM 单元尺寸已达到极限，三星想将 4F2 应用于 10nm 级工艺或更先进制程的 DRAM。如果三星的 4F2 DRAM 存储单元结构研究成功，在不改变制程的情况下，裸片面积可比现有 6F2 DRAM 存储单元减少约 30%。

据悉，三星已经将 3D DRAM 堆叠至 16 层。

SK 海力士正在为将来的 DRAM 开发 IGZO 通道材料，它可以改善 DRAM 的刷新特性。据悉，IGZO 薄膜晶体管凭借其适中的载流子迁移率、极低的漏电流以及基板尺寸的可扩展性，在显示面板行业长期得到应用。它可以成为未来 DRAM 可堆叠通道材料的候选方案。

最近，在夏威夷举行的 VLSI 2024 峰会上，SK 海力士发布了 3D DRAM 的最新研究成果，其 5 层堆叠的 3D DRAM 良率已达 56.1%。此外，SK 海力士的实验性 3D DRAM 在性能上已展现出与 2D DRAM 相媲美的特性，但是，在实现商业化之前，仍需进行大量的技术验证和优化工作。