基于高速帧同步和相位模糊估计法的FPGA实现
用Matlab仿真测试结果如下：在各个偏移相位下比特信噪比从6～20 dB，在未做前后方保护的情况下做104次仿真。有假同步概率为0；同步概率为1；失步概率为0。这样加上系数为3的前后方保护后，相当于做1012次仿真。有假同步概率为0；同步概率为1；失步概率为0。由上可见，理论分析和仿真实验得到的性能均满足系统的要求。
实际应用中符号速率为320 MSPS，8PSK调制信号的帧同步码长为58，帧长为2 660个调制符号。整个结构流程描述如下：
(1)首先将320 MHz的接收数据进行1：2串／并转换，将数据速率降低为160 MHz，得到Q0，Q1两路并行数据。这样保证了系统的主要功能模块是较低速实现的，而只有少量接口模块需要考虑高速问题。
(2)待检测数据的准备
首先缓存串／并转换前的57个数据，得到buf57。然后将该缓存数据与并行输出数据Q0，Q1进行组合来形成58个待检测数据。方法如下：
这样就产生了2组各58个并行数据，用于与本地同步码进行相关运算。
(3)将待检测数据送入相关检测器，使用简化的相关算法和两个门限的判决方法，可以得到峰值脉冲并估计出相位模糊值。
由于相关值的计算仅与接收符号和本地同步码的相位有关，所以在FPGA实现时，可以以相位为地址，精心设计RAM，直接查表得到三角值。之后用IPcore生成加法器，对三角值求和得到相关值的实部和虚部。将相关值的实部和虚部分别与设定的threshold_0，threshold_1进行比较，以比较结果为地址，根据表1的判决逻辑设计RAM初始值。这样就可根据比较结果直接查RAM得到峰值脉冲和相位模糊值。
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