选择合适的示波器进行高速电路调试和验证

图6: 几种“带宽”的定义图示

除了应用上需要注意以上这些事项以外，DSP功能还有一些要求。从上图我们可以看到，DSP要求必须满足奈奎斯特采样率实时采样。有一些厂家的示波器当采样率不满足奈奎斯特带宽时，会有难以预料的波形幅度失真，大多来自于这个原因。

同时，高性能示波器一般都是4通道。但是要在四个通道上同时实现标定带宽，还需要采样率的支持。业界一般公认2.5倍于带宽的采样率是保证带宽的最低要求。这样，如果使用8GHz以上的示波器做信号验证（一般都是单次采集），泰克的DPO可以同时在4条通道同时提供全带宽性能（每通道50G的采样率可以有效保证最高20GHz的带宽），而采用共享放大器和ADC结构的示波器最多只能在两条通道上达到全带宽指标，有的甚至仅仅能保证一条通道的性能。

存储深度方面，很多验证测试需要足够的数据。如目前在高速串行信号的抖动和眼图测试过程中都要求一次捕获大量的数据，以进行精确的抖动测量和预估，同时保证低误码率。以避免捕获少量数据进行分析的结果的偶然性和不确定性。类如HDMI测试规范（CTS1.2 a Page 15）要求捕获1百万个比特数据进行眼图分析，则需要示波器两通道在10Gs/S的采样率下使用16M的存储深度。FBD Sigtest（Release notes Page6）推荐捕获1百万个比特数据进行眼图分析.PCIE 2.0的规范（Page239）规定强制要求捕获1Mlillion数据进行眼图抖动分析。则需要示波器单通道在40Gs/S的采样率下使用8M的存储深度。

另一个例子：为了减少EMI的串扰和辐射，在大多数高速串行信号中均使用了加入了扩频时钟（spread spectrum clock）,它可以使串行信号的速率在一个适当的范围内进行漂移，从而使其频谱在一个较宽的范围内扩散，尖峰值显著降低，可以有效减少EMI问题。例如 FBD规范（Page15）明确规定需要支持频率很低的30-33K的频率的扩频时钟，其他如PCIE,SATAI,SATAII同样要支持此功能。为了验证Motherboard上的诸如此类的串行信号是否支持扩频时钟，而且确认其调制频率是否在30-33K之间。就必须一次捕获足够长时间的信号进行频率抖动分析。一次抓取的采样点数可以用下面的公式计算：每个扩频周期约位1/33k=30uS，由于是捕获高速串行信号，采样率至少为40Gs/S,即采样间隔为25pS，则捕获单个周期的总采样点数为30uS/25ps=1.2M,为了实现准确的扩频时钟的测量，一般建议捕获10个以上的扩频时钟周期, 所以总的采样点数为1.2M*10=12M.需要强调的是，此12M的存储深度必须使用在40Gs/s或更高的采样率下才有意义。

有些示波器设计时采用将高速采集前端（多达80颗ADC）和高速内存在物理上用一颗SOC芯片实现，由于有太多功能在一个芯片内部实现，导致片内高速内存容量的限制（在40GS/s下不大于2M），而且无法对内存扩展升级。为了弥补这种设计结构的缺陷，这类示波器会采用在芯片外部添加低速存储器弥补片内高速内存的限制，但外部存储器不能在高采样率下工作，一般只能提供2GS/s，样点间隔500ps，无法在信号边沿采集足够样点，甚至出现会出现混叠，所以它无法提供高精度时间测试结果。泰克DPO可以提供每通道200M的存储深度，且无任何使用限制，是业界最高的能力。这一能力让使用DPO进行验证测试的工程师在工作里游刃有余。