IC业在拐点生存

作者：本刊记者迎九时间：2008-08-14 来源：电子产品世界收藏

拐点挑战之四：DFM

　　关于拐点的另一方面是如何定义它。Cadence Design Systems公司DFM部市场行销总监Nitin Deo认为，在今天，设计的最终实现在很大程度上依赖于制造工艺，这是Cadence认为的拐点。

本文引用地址：//m.amcfsurvey.com/article/86940.htm

　　回顾以往的技术节点，像130nm或更早的180nm等，它们与当今先进的节点相比有一个显著的差别，那就是在两种不同设计的老节点之间，当它们都通过了DRC(设计规则校验)以及时序检测后投入生产，它们在产量上基本相同；两者在设计上的差异与其成品在性能表现上的差异是相吻合的。而到了90nm及以后的更高级的节点处，事情开始发生改变。当两种不同的设计都通过了DRC及时序检测并投入生产后，两种成品的产量不相同；在时序方面，两者在设计上的差异与其成品在性能表现上的差异不相吻合。为什么会这样？芯片上的图案(pattern)在制造过程中开始发生改变，产生了与设计图不符的现象。也就是说设计的最终实现在很大程度上依赖于制造工艺，这就是拐点。

　　当这个拐点出现时，我们需要做些什么？拐点也许出现在系统级，或从RTL到GDS的转化阶段，或在GDS之后，或在产品的后处理阶段，这需要进一步的探讨。这种探讨要以设计的复杂性、应用及预期的价值为基础。对于65nm、45nm及以后的节点来说，设计的复杂性逐步升级，原因不仅仅是结构差异的增加以及芯片上的晶体管数目的增加，还有许多应用定制化的出现。例如PDA(个人数字助理)集计算机、消费电子产品和通信工具于一身，在单一芯片内由许多功能块在执行这些功能，显然，这增加了芯片的复杂性。越来越多的证据表明，芯片的单一功能高，其制造可预测性越高；芯片的非单一功能升高，其不可预测性升高。

　　综上所述，逐步升级的复杂性导致了使用高级节点技术的芯片在制造过程中出现物理失效或电性故障，这需要设计师通过使用可演进发展的设计方法找到具有革命性的解决方案；找到产品的可预测性并把其带入设计流程是设计师所需要的。

　　目前的状况是，对于以前的设计，使用DRC，即以标准为基础(rule based)的检测就足够了；这些标准在不断演化，变得越来越复杂，不过对于常规的类似空间关系的检测还是足够的。但当元件尺寸变得越来越小时，随机缺陷开始出现了。随机出现的疵点，即在晶圆片上丢失或多出的小点使芯片在可制造性方面出现问题。从65nm开始，对设计进行以模拟为基础的检测是必不可少的。原因是，两个设计不同的芯片虽然都通过了DRC检测，但它们的成品产量却不同。很明显，DRC的检测标准不完善，它有一些漏检的项目。虽然我们可以不断增加检测规则的复杂性，但那于事无补，因为芯片上的图案在不断地更新，制定标准来覆盖所有这些图案是不可能的。而这些图案的复杂性决定了芯片的可制造性。在制造过程中，不同的操作条件、不同的聚焦和散焦条件、不同的剂量条件和不同的加工设备等都会带来各种各样的复杂性。结果是，我们需要使用以模拟为基础的检测，使在设计中标定的性能得以最大限度地体现在成品芯片中。无论在设计中所标定的性能是什么，所标定的产值是多少，你都应该能够最大限度地将它们体现在成品芯片中。我们用模拟检测来增强标准检测。

　　问题是，不管你从何处开始设计，可能是在C/C++阶段，或是RTL阶段，当进入具体物理实现阶段，都要在两个独立的检测中合格(图6)，一个是电性签核(electrical sign off )，另一个是物理签核。然后你就会把这个设计交给制造商，他们开始全权负责产品的生产。在施用RET(分辨率增强技术)的过程中错误开始出现了。这种情况在某些高级技术节点的应用中出现的频率越来越高。这些错误可能只是物理失效，这是在进行产量分析时要考虑的问题；也可能是电性故障方面的。关于电性故障，制造商不一定知道你的设计是什么，它是如何构成的，以及是什么造成了错误。要改变这种状况需要解除阻碍设计者与制造者沟通的屏障。

图5 可制造性解决方案
(注：PPC为Cadence下一代OPC工具)

　　另一方面就是引入DFM。Cadence认为DFM已经在IC-CAD行业引起了革命。事实上，在130nm和90nm及以后的高级技术节点的应用中，作为EDA工具供应商的Cadence等公司和半导体制造商走得越来越近了。两者之间的协作越来越多了。实际情况是，需要对所有影响产品成功制造的因素进行建模，并将这些模型引入设计流程，用以增强标准检测。这些因素中有些可能只是随机缺陷，或光刻技术，或CMP(化学机械研磨)等等，它们在设计之初就应该被考虑在内。这样做才能将设计者与制造者之间的屏障解除，使设计处在一个可预测的制造环境中。

　　也就是说，你不能把设计的制造性放在最后才考虑。

在拐点生存

　　电子高峰会议期间，还有多家IC服务公司介绍了其拐点创新策略。

　　· 结构化ASIC：界于FPGA和基于单元ASIC之间
　　eASIC公司CEO Ronnie Vasishta介绍了其结构化ASIC的优势。过去几年来，新开工的ASIC和ASSP设计数量一直在快速下降，照此发展下去，到2030年左右就只会有250个设计项目。主要原因是不断攀升的设计费用和风险。不过，通过对FPGA和基于单元的ASIC技术的取长补短，结构化ASIC技术可以较大幅度地降低定制芯片的整体制造成本、缩短生产周期，并可高效利用标准化生产工艺。

　　· 价值链制造商提供65nm服务
　　eSilicon公司总裁兼CEO Jack Harding介绍，该公司是价值链制造商（VCP），提供包括设计、产品化和制造的服务。该公司2007年成功实现了20多个设计，其中大部分是65nm及以下工艺。如今实现65nm及以下设计已经很困难，45nm已经近乎不可能，因此该公司目前看好65nm服务。

　　·45nm防漏电
　　Tela Innovations公司着重降低漏电方面。公司创始人兼CEO Scott Becker说，该公司提供下一代亚波长、低K1的45nm设计，基于on-grid(栅格上)的一维布局结构，来进行光刻优化布局。通过采用Tela Authoring System进行预定义、可预测的拓扑技术，可减少栅格上的一维线条，从而使泄露降低2.5倍左右，从而达到减少漏电的巨大改进。

　　· 内部互联设计工具
　　Silistix公司CEO David Fritz说目前89%的项目不能按时交货，平均延迟高达40%以上，究其原因，就是传统的设计方法显得越来越落后了。该公司侧重其专用的内部互连设计工具，可以实现30%的功耗较低。性能可以提高50%，设计周期加快40%。