X光安检机控制信号时钟提取的设计与实现
在安检机控制信号中,考虑到随机噪声引起的相位误差输出长时间地保持在同一极性,误差很小,在该模块中会被有效抵消,而不会传到后级模块,从而可达到抑制噪声的目的。与此同时,根据安检机系统参数的要求,取N=512,当处于累加计算时,计算上限为1 023;当处于累减计算时,计算下限是O。
2.3 数控振荡器
数控振荡器的主要功能是根据前级环路滤波器模块输出的insert和deduct:控制信号,生成本地估算时钟clk_e,该时钟即为数字锁相环(DPLL)最终提取到的数据时钟。此外,在本设计中,数控振荡器整合了本地时钟模块的功能,同时产生了用于整个系统的各路时钟信号,从而使系统各个模块能够协调工作,保证了系统运行的稳定性和可靠性。数控振荡器模块分为两个基本模块,即catch和div模块。具体结构图如图7所示。
catch模块的功能如下:
在本系统中,FPGA上用于驱动高速采样数据发送的主时钟为64 MHz,因此本设计中的全局时钟Gclk频率为64 MHz,这样可以有效节约FPGA上的硬件PLL资源,提高了硬件使用效率。
在catch模块内部,首先对全局时钟Gclk进行4分频,由于Gclk的设计频率为64 MHz,实现4分频后达到16 MHz。之后,catch模块根据前端环路滤波器的输出信号insert和reduct,在分频后的16 MHz时钟推动下,若insert信号出现高脉冲,自动在4分频后的时钟上补充一个Gclk时钟周期的延时,该操作仅对insert信号的高脉冲上升沿有效;相类似,若reduct信号出现高脉冲,自动在4分频后的时钟上扣除一个Gclk时钟周期。
div模块的功能如下:
该模块为catch单元的后级,其主要功能是根据catch给出的Gelk_out信号进行N分频。在本系统中,需要恢复频率为4 MHz的数据时钟,因此这里第一个分频系数N=4,输出为16/4=4 MHz的时钟信号(clk_e),第二个分频时钟为数字环路滤波器的记数时钟,该信号是经过2分频(频率为8 MHz)后的时钟信号,用于进行DLF滤波。与此同时,也可以加速该时钟,这样可以缩短捕捉时间,并且扩展其捕捉带宽。该数控振荡器的加扣时钟和分频的综合仿真时序图如图8所示。
从该时序图可以看到,在insert与reduct信号的控制下,模块内部进行加/减时钟操作,最终在输出时钟信号中得到延时或者扣除节拍的捕捉效果。
3 本系统整体时序仿真结果
结合安检机控制信号的实际传输情况,确定设计要求,对整体系统进行时序仿真。其中,选定Gclk频率为64 MHz,数据速率为4 Mb/s,并设定初始状态中,估计时钟和数据的相位差为103.775 ns,显示结果为相位滞后。根据数字锁相环的基本原理,必须进行扣脉冲的操作后才能最终提取到同步时钟。鉴于该系统需要的捕获精度较高,因此捕获时间较长,并且由于整个仿真界面有限,只能观察到时钟提取过程,具体如图9所示。
由图9可以看出,从箭头处开始,出现了扣脉冲和加脉冲循环出现的情况,对于该情况分析如下:
由于初始设定的估计时钟相位滞后为103.775 ns,从图9仿真结果可以看出,在经历了7次扣脉运算后,由于每次扣脉冲的时间是1/(64×106)=15.225 ns,那么7个扣脉冲的时间就是15.225 ns×7=106.575 ns。在7个时钟扣除以后,相位又超前了106.575-103.775=2.8 ns,因此后续的操作必须加脉冲,从而实现相位捕捉。因为每加一个脉冲是15.225 ns,之后会再次出现相位滞后,又进行扣脉冲操作。如此循环,直到最终接近极限,提取到稳定的时钟信号。
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