电子产品世界

4 FPGA硬件测试
鉴于该系统应用于安检机控制信号传输系统中，故将该设计通过FPGA硬件平台进行了验证。该验证平台基于Altera公司Cyclone系列的EPlCl2Q240C8型号的FPGA芯片。鉴于实际系统中FPGA的本地系统时钟为32．768 MHz，故测试输入数据(datain)的速率为4．096 MHz。基于FPGA开发软件Quartus实现的测试系统整体结构图如图10所示。

Signal TapⅡ逻辑分析器是Quartus软件中集成的一个内部逻辑分析软件，使用它可以观察设计的内部信号变化，为FPGA设计的调试、开发带来极大的方便，实用性很高。以下各图为Quartus软件中SignalTapⅡ实时观察到的数据。

相位调整验证如图11所示。由图11可以发现，开始时钟的相位滞后于数据相位。因此经过调整，通过数字环路滤波器输出的reduct信号控制数控振荡器模块进行扣时钟操作，最终使本地估算时钟与数据时钟同步，正确地调整了相位。
当该系统捕获到数据时钟后，就会稳定输出与数据信号同相的时钟信号，稳定状态截图如图12所示。

利用FPGA开发平台所具有的Signal TapⅡ功能，成功地在硬件平台上验证了该系统的可行性与稳定性。

5 结语
目前，鉴于国际国内形势的发展，安检机系统得到了越来越广泛的应用，安检机中通信系统的发展也逐渐趋向高速化、高效化。对于采样数据量的增大，就要求有一条高速传输通道，同时，控制台低速控制信号的传输也要求有高效链路的构建。本文设计了一个高效时钟提取方案，并在FPGA上完成了验证。实验结果表明，基于锁相环的实现方案不仅提高了时钟提取的精度，而且平衡了捕捉时间，为安检机系统低速控制信令的传输提供了基本的技术支持，并且使控制信号的传输仅需要一条数据线就可以完全实现，保证了安检机控制信号链路传输的高效性，降低了设备成本，加快了开发速度，提高了整体系统的运行效率。

1 2 3 4

关键词：设计实现提取时钟控制信号安检时钟提取