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数字钟Verilog程序

资料介绍
数字钟
要求：
1．输入10HZ的时钟；（提示：对已有kHz频率时钟进行分频）
2．能显示时、分、秒，24小时制；
4．时和分有校正功能；即能修改时、分的值。
5．可以整点报时，喇叭响两秒；
6．可设定夜间某个时段不报时；
标签： FPGA， Verilog， modelsim
数字钟Verilog程序
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