quartus编译时常见错误和警告

quartusII编译时常见错误和警告
Quartus 编译常见错误和警告
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编译常见错误和警告




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珠联璧合 lzxiao @sohu.com
lzxiao@sohu.com
Quartus 编译常见错误和警告
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在 QuartusII 下进行编译和仿真的时候，会出现一堆 warning，有的可以忽略，有的却需
要注意。虽然按 F1 可以了解关于该警告的帮助，但有时候帮助解释的仍然不清楚，大家群
策群力，把自己知道和了解的一些关于警告的问题都说出来讨论一下，免得后来的人走弯路。


1.Found clock-sensitive change during active clock edge at time on register
" "
原因：vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟
的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。
措施：编辑 vector source file


2.Verilog HDL as