音频信号数字化光纤传输实验仪信道的设计与实现

2．5信号的接收及处理
2．5．1 光／电转换模块
该实验装置以单纤进行信号传输，光信号传输到接收装置后，需要还原为电信号，即差分电压数据流。采用型号为HNMS-XEMC41XSC20，工作波长在T1310nm／R1550nm的单纤双向一体化收发模块，将光信号转换为电信号。转换后的差分信号由RD+和RD-输出，电路如图7所示。

2．5．2 串并转换
串并转化装置采用与发送器中的串化器SN65LV1023A相匹配的解串器SN65LV1224A。发送器中的串化器将10位的并行数据转换为串行的差分数据流，因此在接收器中需用相应的解串器将串行差分数据流还原为并行数据。
SN65LV1224A内部有锁相环，在接收数据流时可以根据数据的频率自行匹配接收时钟，外界只需为其提供参考时钟。此处参考时钟选为18．432 MHz，由FPGA控制部分提供。芯片还匹配了与解串后的数据同步的时钟，以助于转换后的并行数据输出。为了保证音频信号的连续性和实时性，需避免芯片处于省电模式或高阻模式。因此PWRDN和REN需接高电平。RCLK-R／F接高电平，即选择时钟上升沿输出数据电路如图8所示。

该组芯片有两种同步方式：快速同步和随机同步。快速同步是由串化器发送一组由连续的6个“1”和“0”组成的同步信号，解串器收到信号后锁定数据时钟，锁定完成之前LOCK保持高电平，同步完成后跳变为低电平。同步信号的发送是由串化器的SYNC1和SYNC2控制的，只要两者之一置高电平持续时间超过6个时钟周期，串化器就开始连续发送同步信号。快速同步具有快速准确的优点，但在长距离的信号传输中，光纤只传递数据，无法很好的传递串化器和解串器的SYNC和LOCK信号。因此采用随机同步方式。
随机同步方式串化器不需发送同步信号，解串器直接对数据流进行锁定，实现同步，锁定丢失后，解串器会重新锁定时钟。将LOCK接到FPGA以进行实时控制。
2．6 D／A转换及视频信号输出
D／A转化部分采用Cirrus Logic公司出品的专业音频信号处理芯片CS4334。其具有完善的立体声DAC系统，抗干扰能力强，失真噪声小，采用单电压+5 V电源，电路如图9所示。

芯片具有两种时钟模式，即外部串行时钟模式和内部串行时钟模式。当芯片工作在外部串行时钟模式下时，去加重滤波器不能被访问，且外部串行时钟易被干扰，故本装置设计时采用了内部串行时钟模式。串行时钟SCLK在内部产生，并与主时钟MCLK(18．432 MHz)、采样时钟RLCK(96 KHz，由FPGA分频产生)同步。信号经数模转化后，分别由AOUTL和AOUTR输出左右声道模拟信号，经低通滤波后输出，由于满量程时信号最大输出可达3．5 V，且装置可通过外接放大器进行声音信号的放大，故在本设计中未进行音频信号的放大处理。