55nm创新工艺震动消费类终端ASIC设计服务市场

兼容65nm IP、功耗大幅降低堪比40nm，富士通半导体ASIC/COT业务部明年将推出两套创新的55nm工艺模型，对成本、上市时间和功耗极其敏感的消费终端ASIC设计意义重大。

　　近日，在西安举办的2011中国半导体行业协会集成电路设计分会年会上，富士通半导体宣布其ASIC/COT业务部将在明年陆续推出两套创新的55nm标准单元，可帮助中国便携消费类终端IC设计公司以65nm的成本水平实现功耗大幅降低、性能堪比40nm工艺的设计，引起与会业内人士的高度关注，震撼全场。

　　据悉，富士通半导体这两套新的55nm工艺是基于65nm技术而开发，可使客户保护以往的投资。其中CS250L是基于对现有65nm后端工艺而优化的全新标准单元、SRAM，可使整体功耗降低20%，芯片面积则节省15%左右。最大的特点是全套65nm IP不需要重新做移植，GDS可以直接可以使用。

　　另一个全新的55nm工艺制程CS250S是富士通半导体通过获得Suvolta公司的授权后合作开发的。它是一项革命性的创新技术，通过全新设计的DDCTM晶体管，可以将现有65nm的功耗降低到原来的一半，而性能不受到任何影响，同时可很好地改善工艺生产造成的功耗波动。

　　这两项技术的推出，对于既要提高性能和增加功能，又要实现超长续航能力的智能手机、平板电脑等便携式消费类终端应用具有非凡的意义，且能实现快速上市并控制开发成本。

　　图1：富士通半导体ASIC/COT部门最新的55nm低功耗工艺 CS250L和CS250S即将上市。

承前启后：55nm工艺非常适合中国市场

　　低功耗的要求促使芯片设计者不得不追逐最新的40nm和28nm工艺，但这意味着巨大风险和投入，无论是工艺还是IP的投入和成熟度都在一定程度上阻碍了许多想法转变成硅片。

　　据富士通半导体公司ASIC/COT产品线高级经理刘珲介绍，从2010年开始已在中国看到越来越多的40nm设计，其中不乏几千万门级的智能终端IC。但正像刘珲指出的，40nm工艺超过百万美元的一次NRE费用让人着实“伤不起”，加上IP方面不菲的投资以及整合验证，使得项目风险很大。因此在40nm时代，与像富士通半导体这样有实力的ASIC设计公司合作以降低风险和成本是越来越多IC公司的选择。富士通半导体公司早在2008年就推出了40nm ASIC模型和工艺技术，并在继续开发28nm ASIC模型。已将40nm以下的设计制造委托给台积电，两者在产品质量和设计技术方面都已能很好地协同，形成了战略合作关系，成为富士通半导体的一种服务优势。

　　然而40nm工艺几百万美元的巨额投资和高风险还是令不少对成本非常敏感的消费类应用IC设计公司望而却步，特别是实力本就不算强大的中国IC设计公司。但在苹果iPad 2 A5处理器的“45nm召唤”下，中国厂商似乎不能停下追随的步伐，想着如何迅速推出更高速度、更小占位面积、更低功耗的新一代IC，以便抢占市场先机。

　　如何以更低的投入最大化地利用主流的65nm工艺去设计产品是业界很多公司都在寻求的目标。富士通半导体即将推出的创新55nm工艺可以说恰逢其时，也使中国消费电子IC厂商又多了一种选择，可不用急于往40nm节点冒进，在实现接近功耗的同时不仅能保护现有在65nm上的IP投资，而且NRE的费用仍像65nm一样处于能承受的水平，因此非常适合中国的国情。