基于FPGA的宽带数字信道化接收机的设计

第k个信道输出为：

引入多相概念可得：

将wk=2πk/K带入可得：

即为图3的结构，该结构的信道化过程是在1／M的信号输入速率下进行的，可以降低整个过程的运算量，使系统的复杂度和数据速率大大降低，实时处理能力得到提高。

要实现480～960 MHz的16信道划分，所以选取K=16。选择无盲区相邻信道50％交叠的信道化分形式，F应该为2。根据上述原理M=8，信号需进行8倍抽取。

2 基于FPGA的信道化接收机实现

2.1 主要芯片介绍

ADC10D1000是NS最新推出的一款超高速低功耗10位模拟／数字转换器，单通道最高采样频率可达到2.0 GHz，全功率带宽为2.8 GHz。该芯片采用单电源1.9 V供电，总功耗只有2.8 W，比同级的A／D低33％，被NS列为Power Wise系列的高能源效率产品之一。该芯片采用292个球体的BGA封装，令产品更小巧轻盈，而且散热能力更强，即使没有散热器，系统也可在摄氏-40°～85°的工业级温度范围内工作。该芯片的无杂散信号动态范围（SFDR）可高达66 dBc，达到业界最高水平，而且有效位数（ENOB）高达9.1位，为提高宽带数字接收机的动态范围提供了有力的条件。

ADC10D1000与8位高速A／D相比，在许多性能上有了提高，但输入的最大模拟电压的峰峰值为860 mV，相较于8位高速A／D较低，使得输入信号的功率应在3 dB以下，建议使用时功率在2 dB以下。

选用的StratixIII系列EP3SE110F1152C4型号的FPGA。该系列的FPGA是世界上结合了最佳性能、最大密度和最低功耗的65-nm器件。具有最低的静态和动态功耗，比上一代器件快了25％。Stratix III FPGA系列有33.8万的逻辑单元（LE）和27万的寄存器、拥有17.2Mb的600MHz内存和896个18x18的乘法器。Stratix III FPCA支持40多个I／O接口标准，支持高速内核以及高速I／O，已实现400 MHz DDR3，并且具有业界最佳的信号完整性。

2.2 系统硬件设计

系统的硬件设计框图如图4所示。

图4 系统的硬件设计框图

A／D转换是进行数字化处理的前提，其性能直接影响接收机的整体性能。其性能指标主要有采样速率和分辨率。射频前端输出信号的中心频率为720 MHz，带宽为480 MHz，根据带通采样定理，所需A／D器件的采样速率应为960 MHz。要想得到大动态范围的接收机，所需A／D器件的分辨率应越小越好，即输出数据位数越多越好。综合以上两点选用了ADC10D1000。

为了给ADC10D1000提供更稳定相噪更好的时钟信号，该时钟信号由外部晶振和锁相环（LMX2312和VCO190-964）产生。VCO190-964的频率范围为951-977 MHz，单端输出。由FPGA控制LMX2312的工作方式及工作频率，设计选用200 kHz为相位监测比较频率，LMX2312通过比较自身时钟信号与VCO反馈信号产生控制电压，锁定VCO的输出频率为960 MHz。

ADC10D1000输入的时钟信号要求为差分形式，因此要通过变压器ADTL2-18对VCO输出信号进行转换，且变压器输出端应接100 Ω差分阻抗匹配A／D的输入阻抗。A／D的输出为LVDS信号，所以在与FPGA连接时要注意100 Ω匹配电阻要靠近FPGA管脚。为保证ADC10D1000的输出不减

少数据吞吐率，设计采用内部1：2Demux增加数据宽度的方法，即同时并行输出2组10位采样数据，及DDR模式在时钟上升沿和下降沿均输出数据的方法降低了时钟速率，使输出时钟频率降为时钟信号960 MHz的1／4，即240 MHz。

为了在调试时，可以很方便地修改FPGA内部判定信号的幅度阈值，不用等待FPGA长时间的编译过程，在设计中加入DSP。DSP还可以校正相位差编码，确立相位差的零点。