基于FPGA的宽带数字信道化接收机的设计

2.3FPGA应用

软件模块主要包括数字信道化过程和后续数据输出整理两部分。数字信道化部分主要由上述数学模型构建，包括：数据抽取、符号转换、多相滤波和IFFT。后续数据处理主要根据信道化结果得到频率和相位信息及对同时到达三路信号的判断。FPGA内部处理模块框图如图5所示。

图5FPGA内部处理模块框图

2.3.1 数据抽取变换

A／D输出的240 MHz高速采样差分信号进入FPGA。根据上述模型，若信道数K=16，则抽取倍数M=8，FPGA通过LVDS接口的串并转换实现8倍抽取。设计采用QuartusⅡ的LNDS模块完成信号的串并转换，降低信号及时钟速率。设计中将模块设置成INDS receiver形式，选择8倍转换因子，可得输出信号16组以及和A／D的随路时钟同步的60 MHz时钟。用该时钟作为全局时钟驱动后续所有处理模块。由于A／D采样输出信号为偏移二进制类型，需经符号变换模块后变为二进制补码类型。

2.3.2 多相滤波器的设计与仿真

多相滤波器组采用具有稳定系统、可以实现线性相位的FIR型数字滤波器。FIR原型滤波器的设计主要考虑采样频率fs、通带波纹rp、阻带衰减rs以及过渡带宽。例如采用fs=960 MHz，rp=0.1 dB，rs=63 dB，过渡带起始频率15 MHz，截止频率30 MHz，得到原型滤波器幅频特性曲线如图6所示。该低通原型滤波器的阶数为192阶，将原型滤波器分为32相，每相滤波器为6阶。由于采用50％交叠的结构需间隔插零，每相滤波器阶数增至12阶。设计使用程序编写乘法累加运算实现FIR滤波。FIR原型滤波器的系数通过MATLAB生成导出，量化后写入FPGA的滤波器程序中。

图6 原型滤波器幅频特性曲线

2.3.3 IFFT运算

IFFT运算采用按时间抽选的基-2算法。为了加快信号处理的速度，IFFT模块采用多级流水线设计，并且运算模块利用Quartus的宏产生。例如IFFT运算的核心蝶形运算可由Altmult_complex宏和lpm_add_sub宏实现。每次复数乘法会占用4个18x18 DSP乘法器资源，所以单路信道化的IFFT共需占用136个乘法器资源。

2.3.4 信道输出

因为输入的是实信号，经IFFT得到16个信道的子带信号。对每个信道采用旋转数字计算机算法（CORDIC）计算每个信道信号的幅度及瞬时相位。根据CORDIC输出的信号幅度判断信号是否存在以及信号的起始点和结束点，给出对应的包络脉冲。同时利用CORDIC输出相位根据瞬时相位差法计算频率。为了提升测频的准确度，用脉冲上升沿平稳后的连续4个无模糊的相位差平均值测频，输出载频编码。用两通道信号的CORDIC输出相位测算两通道信号的相位差，输出相位差编码。

为了节省对外接口资源，最多只输出三路信号即同时处理三路不同信号，当某路信道上出现包络脉冲时才将该信道的频率码和相位差码输出，否则不输出。16个信道都要进行判断，确定是否输出。具体流程如图7所示，当判断不成立或者语句执行结束时，结束程序。

图7 输出的判断逻辑流程图

3 系统硬件仿真与结果分析

本设计在EP3SE110F1152C4上完成了两通道的信道化过程、信号包络脉冲输出及对载频、相位差信息的编码输出。在硬件验证仿真时，用到了内嵌式逻辑分析仪——SignalTapⅡLogic Analyzer。它是一种调试工具，能捕获和显示FPGA中的实时信号特性，通过JTAG接口下载FPGA配置数据和上载捕获的信号数据，并在计算机中观察FPGA内部节点信号，使用户可以在整个设计工作过程中以系统级的速度观察硬件和软件的交互作用。FPGA芯片各项资源消耗情况如表1所示，共占用82％的资源，其中包括SignalTapⅡLogicAnalyzer所占用的资源。

表1 FPGA芯片各项资源消耗情况

A／D的采样精度直接影响后面的精度，因此首先对A／D进行性能测试。信噪比RSN定义为信号峰值点的功率与去掉零频以及前五阶谐波分量后的所有噪声的功率比值。信号噪声失真比SINAD定义为信号峰值点的功率与去掉零频后的所有谐波及噪声的功率比值，其值较信噪比小。无杂散动态范围SFDR定义为单信号输入时信号与最大的谐波或杂散的功率比值。