模数转换器时钟优化:测试工程观点

图4. SNR是模拟输入频率、时钟抖动和量化噪声的函数

前面的示例中，模拟输入信号频率接近35 MHz时，具有350 fs抖动的时钟不会影响14 bit ADC的SNR。但是在考虑量化噪声、输入信号频率和输入幅度的影响后，10 MHz的信号频率就应被注意。同样地，抖动为100 fs的时钟会在低于100 MHz的频率下引起SNR的下降。

串扰引起的抖动可以出现在任意两条相邻的走线上。如果一条走线承载信号，而附近的平行走线承载变化的电流，则信号走线中会感生电压。如果该信号是时钟信号，则时钟边沿发生点的时刻将发生变化。

EMI辐射引发敏感信号走线上的抖动。EMI由开关电源、高压输电线、RF信号和其他类似的源产生。与串扰类似，EMI通过电磁耦合调整了信号或时钟的时序。

图5说明了电磁干扰对SNR的影响。蓝色曲线表示AD9446基线SNR vs. 频率的关系，其中AD9446使用外部时钟和线性电源。时钟未以任何方式连接到评估板。红色曲线给出了将相同的时钟电路固定或焊接到评估板后出现的性能下降，其中时钟电路由开关电源供电。绿色曲线给出了，如果对电源噪声进行滤波，则可以显著改善转换器的性能。

图5.转换器性能 vs. 振荡器电源配置和频率

由开关电流或者不适当的接地引起的地弹也可能带来抖动。当许多门电路同时切换时，开关电流会变大。这可能在电源平面和地平面上产生电流尖峰，使时钟电路的阈值电压或模拟输入信号的电平移位。例如：
考虑PCB走线和接收门电路的输入端，门电路输出会具有10 pF的负载。当门电路切换时，10 mA的动态电流流入或流出每个输出端。[10 mA得自10 pF×1 V/ns，即CMOS门电路的典型摆率（I=CdV/dt）。] 因此，如果12个门电路同时切换，则动态电流可能累积达到120 mA。这将需要电源引脚提供很大的电流尖峰，而其中一个引脚是接地的。由引线电阻引起的瞬时压降（跳动）将影响所有以该引线作为参考地的电路。

为了减少这些源引起的抖动，应使用良好的布线和适当的电路布局。重要的一点是将模拟电路和数字电路限制在其各自的区域中。为确保良好的隔离，每个电路层都应遵循该原则。理解回流如何相对于源来流动以及如何避免模拟和数字电路之间的越界或交叉是十分重要的。总而言之，必须使敏感的模拟输入和时钟走线远离其他电路和走线，以免受到这些电路和走线的影响。

改善抖动意味着改善摆率
前面已讨论了抖动的基础知识及其可能带来的影响，现在的问题是：如何改进系统时钟或时钟电路以减少抖动？

回顾之前的讨论，当抖动出现在转换过程或者时钟的阈值周期中时，抖动或噪声仅能破坏ADC的时序，如图6中所示。通过增加摆率使该边沿（并且因此使阈值周期）更快，将会使阈值周期中可能出现噪声的时间量变小，并使引入系统中的rms（均方根）抖动量变小。

图6. 差分时钟的阈值/转换区域的放大示图

应当注意，摆率的增加不会影响原始信号质量，仅会影响通过阈值区域的转换时间。为了证实这一点，参考图2b。应当注意，信号摆动越快，在转换区域中花费的时间就越少。图7说明了抖动和摆率之间成反比。与前面的示例结合考虑，对于12 bit ADC，输入信号为70 MHz时抖动最少为100 fs rms，对应摆率为1V/ns。

图7. RMS抖动 vs. 摆率

因此，使抖动最小意味着提高时钟边沿的摆率。一种实现方法是改进时钟源。图8在模拟输入频率范围上比较了用作ADI最高性能ADC（16 bit 80 MSPS AD9446）时钟源的多个不同的商用振荡器。

图8. 振荡器的选择影响AD9446-80的性能

典型地，通用高性能时钟振荡器用于评估Analog Devices ADC实现的基线性能（蓝色线）。并非所有该高速转换器的用户均能够承受高性能温控低抖动振荡器所需的成本和空间，但是有些低成本振荡器即使在较高的模拟输入频率下也能够获得可接受的性能。图8示出了一些成本可接受的器件的性能。