模数转换器时钟优化:测试工程观点

（4）

两个参数将影响摆率，即信号频率（f）和幅度（A）。任一参数的增加都将使摆率增加并且将系统时钟抖动减少到更加理想的数值。通常增加时钟频率更加容易，我们可以使用时钟分配电路产生所需的转换器时钟速率，并且将其馈送到系统时钟树的其他部分。

分频器在电路元件和电源需求方面将增加成本，并且还将增加抖动。添加到时钟信号链路的每个有源元件都将增加总抖动。

（5）

在使用分频器时，必须考虑所有相关的参数。ADI的典型分频器产品是AD951x系列，仅使抖动增加约250 fs。除了内建的分频功能以外，AD951x还拥有诸如时钟分配和占空比控制的功能。

值得注意的是，尽管时钟分频器增加了总的抖动，但是由于其使频率降低，因此它们的输出抖动在输出周期中仅占很少的部分，并且引入更小的误差。例如，如果链路中100 MHz的时钟源和其他部件贡献了800 fs的抖动（约为10 ns周期的12.5%），如果时钟分频器将频率降低到10 MHz，此时分频器引入250 fs的抖动，所得到的总抖动为840 fs，小于100 ns输出周期的1%。

由式5可看出，最大的抖动贡献者确定总抖动，因此时钟源的最大抖动不应超过最大抖动贡献者的三分之一，但是没有必要比其少很多。实际的选择取决于应用的性能要求，诸如给定频率范围上的SNR、所使用的系统元件的特性以及尺寸和成本的限制。

减少相位噪声
如式5指出的，总抖动是来自时钟电路的抖动以及时钟源和其他插入元件抖动的平方和的平方根（RSS）。因此，如果分频器电路由噪声特别大的时钟源驱动，由于式5主要由最大的抖动项确定，因此分频器电路的作用不会体现出来。在该情况下，可以考虑在时钟源和分频电路之间使用无源窄带滤波器。

为了说明滤波的优点，考虑具有800 fs抖动的时钟源。如果时钟分频电路放置在时钟源和转换器之间，即使分频电路性能很好，抖动也仅能减少到约500 fs。但如果在时钟源和分频电路之间放置5% LC带通滤波器，就可以将抖动减少到250 fs（参看图9）。

图9. 利用时钟分频和滤波减少抖动

为了理解滤波器如何改善正弦时钟源的抖动，可以在频域中来探讨抖动并利用相位噪声图估计抖动值。尽管计算过程是简单的，并且提供了很好的比较方法，但是其并未考虑诸如摆率的非线性因素。因此，该模型所预测的抖动常常比实际抖动大。

如图10所示，将相位噪声图划分为数个频率区域，并且对每个区域的噪声功率进行积分。这可以确定每个区域贡献的抖动以及时钟源的总抖动（通过RSS求和）。这些公式中，f₀是载波频率。由于图10中的相噪图为两个边带之一，因此总体相位噪声应乘以。

图10. 利用相位噪声计算抖动

考虑具有800 fs抖动的时钟源。绘制该时钟源的相位噪声图（图11），这样可以容易地确定大的抖动来自频域中哪个位置。在800 fs抖动的时钟源的情况中，可以看到频谱中抖动的主要部分位于宽带。因此，采样系统中减少宽带噪声是极为重要的。

图11a. 800 fs时钟源的相位噪声图线

图11b. 使用具有5%通带的带通LC多极点滤波器的800 fs时钟源的相位噪声

在时钟源的输出端处使用简单的