模数转换器时钟优化:测试工程观点

注意

•为了获得最佳性能，将带通滤波器放置在分频器前面

•分频器可能使情况变坏
•最大输出功率受到滤波器插入损耗和最大输入功率的限制

•最大输出功率受到滤波器插入损耗和最大输入功率的限制
•在定制滤波器时要求很高的最大功率

使用背对背Schottky二极管在信号进入ADC时钟输入端时将信号箝位是明智的。这使得源幅度增加，因此增加了摆率，同时使得时钟幅度与转换器时钟输入电平兼容。

如果是小时钟系统或者最后的电路级具有短的走线，可以结合箝位二极管使用变压器。变压器是无源的，不会将抖动添加到整体时钟信号中。变压器还可以为振荡器信号提供增益，增加式4中的A项（幅度）。最后，变压器自身可提供通带滤波。具有增益（阻抗比为1:2或1:4）的变压器有较窄的带宽，提供了更好的时钟信号滤波。变压器还可以将该单端信号转换为差分信号，这在目前的ADC时钟输入接口中是常见的，也是强力推荐的。

应当注意，并非所有的二极管都能发挥良好的作用（图14）。在相同的条件下进行测量，其中基线是相对于所有其他二极管的性能最好的二极管的SNR曲线。应当仔细阅读说明书并且特别注意动态电阻和电容的参数。具有低R和C值的二极管可以加快箝位速度。

图14. 箝位Schottky二极管的选择影响AD9446-80的性能

这里将16 bit 80 MSPS ADC AD9446用作测试平台；其中增加了时钟源中的背对背二极管。图15中示出了用于进行评估的电路。

图15. 测量图14中数据的AD9446时钟电路

在时钟硬件接口中减少抖动
在与ADC的时钟输入引脚连接时，可以使用许多电路和解决方案。然而，式5提醒我们，信号链路中的每个有源元件（振荡源、驱动器或扇出门、分频器等）将增加ADC的时钟输入引脚处的总抖动量。图16示出，增加两个门（每个门贡献700 fs的抖动）到具有300 fs抖动的时钟源中，在140 MHz频率下会使分辨率从约12 bit下降到小于10 bit。 在时钟硬件接口中减少抖动
在与ADC的时钟输入引脚连接时，可以使用许多电路和解决方案。然而，式5提醒我们，信号链路中的每个有源元件（振荡源、驱动器或扇出门、分频器等）将增加ADC的时钟输入引脚处的总抖动量。图16示出，增加两个门（每个门贡献700 fs的抖动）到具有300 fs抖动的时钟源中，在140 MHz频率下会使分辨率从约12 bit下降到小于10 bit。

图16. 多个驱动器门增加抖动并且减小SNR

因此，使时钟信号链路中的元件数目最小有助于降低总的RSS抖动。

还应当注意所选择的时钟门的类型。如果希望在较高的模拟输入频率下获得较好的性能，则简单的逻辑门可能不是最佳选择。最好仔细阅读候选器件的技术资料并理解相关的参数，如抖动和偏移。当这些器件与抖动特别低的时钟源一起工作时，这是非常重要的。例如，在图17中，时钟源A具有800 fs的抖动，时钟源B具有125 fs的抖动。使用晶体滤波器可以将其抖动分别减少到175 fs和60 fs。然而，分频器（或者具有类似抖动参数的门电路）可能使抖动均增加到200 fs以上。这再次说明了在时钟信号链路中正确选择和放置时钟驱动器的重要性。

图17. 门电路将增加抖动

另一种常见方法，即使用FPGA，并不能实现技术资料上的性能。FPGA（其常具有提供分频的数字时钟管理器（DCM））可以用作一个灵活的门驱动器。然而，如图18所示，使用AD9446-80（80 MSPS ADC）进行测试，该方法导致SNR显著下降；例如，能够实现13 bit的ENOB。红色曲线为使用高性能振荡器时的基线