模数转换器时钟优化:测试工程观点
图18. FPGA门驱动电路影响AD9446-80的性能
选择最佳的时钟驱动器是困难的。表2给出了市售的多个驱动器门所增加抖动的大致比较结果。表格下方给出的建议有助于获得优良的ADC性能。
表2. 时钟驱动器门及其增加的抖动
| 逻辑系列 | 注释 |
FPGA |
33 ps~50 ps（仅包括驱动器门，未包括DLL/PLL内部的门）1 |
74LS00 |
4.94 ps2 |
74HCT00 |
2.2 ps2 |
74ACT00 |
0.99 ps2 |
MC100EL16 PECL |
0.7 ps2 |
AD951x系列 |
0.22 ps2 |
NBSG16，ECL摆幅减少（0.4V） |
0.2 ps2 |
ADCLK9xx，ECL时钟驱动器系列 |
0.1 ps2 |
1制造商的说明书
2基于ADC SNR的下降换算的值
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