- 不管是放到测试设置中,还是作为被测设备的一部分,时钟恢复都在进行准确的测试测量时发挥着重要作用。由于大多数千兆位通信系统都是同步系统,因此系统内部的数据都使用公共时钟定时。不管是沿着几英寸的电路板传
- 关键字:PLL测试测量时钟恢复方案
- 简介
“锁相环”(PLL)是现代通信系统的基本构建模块。PLL通常用在无线电接收机或发射机中,主要提供“本振”(LO)功能;也可用于时钟信号分配和降噪,而且越来越多地用作高采样速率模数(A/D)转换
- 关键字:VCOPLL压控振荡器性能
- 航空通信设备包括短波通信、超短波通信设备,短波、超短波通信设备又分为常规通信方式和跳频通信方式,跳频通信因具有抗干扰性强、抗侦测能力好、频谱利用率高和易于实现码分多址等优点被称为无线电通信的ldquo
- 关键字:设计方法信号源实现DDSPLL基于
- 电子产品世界,为电子工程师提供全面的电子产品信息和行业解决方案,是电子工程师的技术中心和交流中心,是电子产品的市场中心,EEPW 20年的品牌历史,是电子工程师的网络家园
- 关键字:跳频通信信号源DDS+PLL锁相环
- 1 引言 本文在传统锁相环结构的基础上进行改进,设计了一款用于多路输出时钟缓冲器中的锁相环,其主 要结构包括分频器、鉴频鉴相器(PFD)、电荷泵、环路滤波器和压控振荡器(VCO)。在鉴相器前采用预 分频结构减小
- 关键字:CSMCPLL工艺零延时
- 电路的功能如果要求振荡频率准确、稳定度好,采用石英晶体振荡器作本振的PLL合成振荡电路是比较合适的。但本电路采用了C-MOS型的PLL IC(4046),VCO输出为方波,能以1KHZ为一级在1KHZ~399KHZ范围内连续变化。全部采
- 关键字:PLL合成振荡电路399KHZ稳定晶体振荡器等效频率
- 在此说明以晶体振荡器做为基准振荡器,将其与VCO以及PLL电路组合成为信号产生器的情形也被称为频率合成器。
此一PLL-VCO电路的设计规格如表l所示。振荡频率范围为40M~60MHz内的10MHz宽。每一频率阶段(step)宽幅为10
- 关键字:PLL-VCO
- 在通信机等所使用的振荡电路,其所要求的频率范围要广,且频率的稳定度要高。
无论多好的LC振荡电路,其频率的稳定度,都无法与晶体振荡电路比较。但是,晶体振荡器除了可以使用数字电路分频以外,其频率几乎无法
- 关键字:PLL电路设计原理
- 电路的功能很多电路都要求把频率准确地倍增,使用PLL电路可很容易组成满足这种要求的电路。例如主振频率为1KHZ,若使用倍增器内插10个脉冲,可变成10KHZ的脉冲信号。在VCO中,即使主振频率发生变化,也能获得跟踪主振
- 关键字:PLL10IC的锁相环
- ADI全球领先的高性能信号处理解决方案供应商,和提供覆盖整个 RF 信号链的 RF IC 功能模块的全球领导者,最近宣布发布 ADIsimPLL(TM) 3.3版 ( http://www.analog.com/adisimpll ),这是其大获成功的锁相环 (PLL) 电路设计和评估工具的最新版本。ADIsimPLL 3.3版 ( http://www.analog.com/adisimpll ) 可协助用户对采用 ADI PLL 频率合成器 ( http://www.analog.com/zh/p
- 关键字:ADIPLL频率合成器
- 频率源可以说是一个通信系统的心脏,心脏的好坏很大程度上决定着一个机体的健康状况,而锁相环又是频率源的主要组成部分,因此性能优异的锁相环芯片对于通信系统来说是非常重要的。 锁相环的相位噪声对电子设备和电子系统的性能影响很大。从频域看它分布在载波信号两旁按幂律谱分布,无论做发射激励信号,还是接收机本振信号以及各种频率基准时,这些相位噪声将在解调过程中都会和信号一样出现在解调终端,引起基带信噪比下降,误码率增加。 低相噪Hittite锁相环产品分为集成VCO和没有集成VCO两种。集成VCO的PL
- 关键字:世强电讯PLL基站类锁相环
- 基于DDS+PLL高性能频率合成器的设计与实现,摘要:结合DDS+PLL技术,采用DDS芯片AD9851和集成锁相芯片ADF4113完成了GSM 1 800 MHz系统中高性能频率合成器的设计与实现。详细介绍系统中核心芯片的性能、结构及使用方法,并运用ADS和ADISimPLL软件对设计方案进行
- 关键字:合成器设计实现频率高性能DDSPLL基于
- DDS+PLL高性能频率合成器的设计与实现,摘要:结合DDS+PLL技术,采用DDS芯片AD9851和集成锁相芯片ADF4113完成了GSM 1 800 MHz系统中高性能频率合成器的设计与实现。详细介绍系统中核心芯片的性能、结构及使用方法,并运用ADS和ADISimPLL软件对设计方案进行
- 关键字:设计实现合成器频率PLL高性能DDS
- DSP内嵌PLL中的CMOS压控环形振荡器设计,本文设计了一种应用于DSP内嵌锁相环的低功耗、高线性CM0S压控环形振荡器。电路采用四级延迟单元能方便的获得正交输出时钟,每级采用RS触发结构来产生差分输出信号,在有效降低静态功耗的同时.具有较好的抗噪声能力。在延迟单元的设计时。综合考虑了电压控制的频率范围以及调节线性度,选择了合适的翻转点。 仿真结果表明.电路叮实现2MHz至90MHz的频率调节范围,在中心频率附近具有很高的调节线性度,可完全满足DSP芯片时钟系统的要求。
- 关键字:振荡器设计环形CMOS内嵌PLLDSP
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