三星电子将开发4F2 DRAM存储单元，加速3D DRAM商业化

随着摩尔定律推进速度放缓，DRAM工艺也步入了技术瓶颈期，DRAM的扩展速度明显放缓。因此，3D DRAM成为存储厂商迫切想突破DRAM工艺更高极限的新路径。近日，据韩媒The Elec报道，三星电子已在其半导体研究中心内组建了一个开发团队，以量产4F2 DRAM。该开发团队目标是将4F2 DRAM存储单元应用于10纳米以下的DRAM制程，同时解决目前技术面临线宽缩减的极限的问题。

DRAM工艺突破放缓的原因主要在于存储单元的简洁结构——由一个用于存储电荷的电容器和一个用于访问电容器的晶体管组成。要解决DRAM的扩展速度放缓与大容量需求的矛盾，目前业界主要解决方案就是颠覆这种结构，同时加入一些特殊的材料，推动DRAM工艺创新。

此前，业界主要通过减小电路线宽，来提高DRAM芯片的密度，即线宽越小，晶体管越多，集成度越高，功耗越低，速度越快。尽管这一方法确实也起到了一定效果，但线宽进入10nm之后，电容器漏电和干扰等物理限制的问题随之而来。

当然，业界还引入了high-k材料和极紫外（EUV）设备等新材料和新设备，来解决这个问题。然而，在制造10nm或更先进的小型芯片中，现有的一些技术已经无法克服DRAM物理局限性。随着DRAM工艺技术受限和大容量DRAM供给不足的矛盾加剧，2D DRAM升至3D DRAM逐渐成为了业界追求技术突破的共识。

而3D DRAM，就是一种将存储单元（Cell）堆叠至逻辑单元上方的新型存储方式，从而可以在单位晶圆面积上实现更高的容量。从原理上看，3D DRAM可以有效解决平面DRAM当前的困境。同时，在成本上，3D DRAM使用的3D堆栈技术将实现可重复使用储存电容，可有效降低单位成本。由此可见，DRAM从传统2D发展至3D立体，将是未来发展趋势。

近期，据外媒《BusinessKorea》报道，三星的主要半导体负责人最近在半导体会议上表示正在加速3D DRAM商业化，并认为3D DRAM是克服DRAM物理局限性的一种方法，将改变存储器行业的游戏规则。同时，3D DRAM被认为是半导体产业的未来增长动力。

2022下半年以来，电子消费市场的萧条让存储器市场进入“寒冬”，但汽车电子、AI服务器等其他领域对存储器的需求仍然旺盛，特别是ChatGPT带来的HBM等高性能存储的需求，将加速DRAM 3D化发展。TrendForce集邦咨询预测，AI需求持续带动HBM存储器成长，并预估2023~2025年HBM市场年复合成长率有望成长至40~45%以上。

The Elec报道称，如果三星4F2 DRAM存储单元结构研究成功，在不改变节点的情况下，与现有的6F2DRAM存储单元结构相比，芯片DIE面积可以减少30%左右，将面临线宽减小的极限。4F2结构是大约10年前DRAM产业未能商业化的单元结构技术，据说工艺难点颇多。资料显示，与8F2相比，6F2可以减少25-30%的面积。

据悉，目前，业界已经有了8F2和6F2 DRAM单元设计，其中单元包括 1T（晶体管）和 1C（电容器）。这种 1T+1C 单元设计将用于未来几代DRAM的DRAM单元设计。然而，由于工艺和布局的限制，DRAM厂商一直在开发4F2单元结构，例如1T DRAM或无电容器 DRAM 原型，作为扩展 DRAM 技术的下一个候选者之一。

在2021 IEDM上，中科院微电子研究所李泠研究员团队联合华为/海思团队首次提出了新型CAA。该结构有效减小了器件面积，且支持多层堆叠，通过将上下两个CAA器件直接相连，每个存储单元的尺寸可减小至4F2，使IGZO-DRAM拥有了密度优势。

2023年1月，中科院微电子所微电子重点实验室刘明院士团队在垂直环形沟道结构（CAA）IGZO FET的基础上，研究了第二层器件堆叠前层间介质层工艺的影响，验证了CAA IGZO FET在2T0C DARM应用中的可靠性。该研究成果有助于推动实现4F2 IGZO 2T0C-DRAM单元。