针对未来十年 “All Programmable”器件的颠覆之作

可扩展的数据模型架构

　　为减少迭代次数和总体设计时间，并提高整体生产力，赛灵思用一个单一的、共享的、可扩展的数据模型建立其设计实现流程，这种框架也常见于当今最先进的 ASIC 设计环境。Feist 说：“这种共享、可扩展的数据模型可让流程中的综合、仿真、布局规划、布局布线等所有步骤在内存数据模型上运行，故在流程中的每一步都可以进行调试和分析，这样用户就可在设计流程中尽早掌握关键设计指标的情况，比如时序、功耗、资源利用和布线拥塞等。而且这些指标的估测将在实现过程中随着设计流程的推进而更趋于精确。”

　　具体来说，这种统一的数据模型使赛灵思能够将其新型多维分析布局布线引擎与套件的 RTL 综合引擎、新型多语言仿真引擎以及 IP 集成器 (IP Integrator)、引脚编辑器 (Pin Editor)、布局规划器 (Floor Planner)、芯片编辑器 (Chip Editor) 等功能紧密集成在一起。此外，该数据模型使赛灵思能够为该工具套件配备全面的交叉探测功能，以便用户跟踪并交叉探测原理图、时序报告、逻辑单元或其它视图，直至 HDL 代码中的给定问题。

　　Feist说：“用户现在可以对设计流程中的每一步进行分析，而且环环相扣。在综合后的流程中，我们还提供时序、功耗、噪声和资源利用分析功能。所以如果很早就发现时序或功耗不符合要求，我可以通过短时迭代，前瞻性地解决问题，而不必等到布局布线完成后多次执行长时间迭代来解决。”

　　Feist 指出，这种可扩展数据模型提供的紧密集成功能还增强了按键式流程的效果，从而可满足用户对工具实现最大自动化，完成大部分工作的期望。Feist 表示，这种模型还能够满足客户对更高级的控制、更深入的分析以及掌控每个设计步骤进程的需要。

芯片规划层次化，快速综合

　　Feist说，Vivado为用户提供了设计分区的功能， 可以分别处理综合、执行、验证的设计， 使其可以在执行大型项目时，可以成立不同的团队分头设计。 同时，新的设计保存功能可以实现时序结果的复用， 并且可以实现设计的部分可重配置。

Vivado还包括一个全新的综合引擎，旨在处理数以百万计的逻辑单元。新的综合引擎的关键是对System Verilog的强大支持。“Vivado的综合引擎对System Veriog语言可综合子集的支持， 比市场上任何其他工具都更好” Feist 说。 它的综合速度是赛灵思ISE Design Suite综合工具XST的三倍，并支持“快速”模式，使得设计师迅速把握设计的面积和规模。 另外，也让他们调试问题的速度比之前采用RTL或门级原理图快15倍。随着越来越多的ASIC设计者转向可编程平台，赛灵思还在整个Vivado设计流程中提升了了Synopsys 设计约束 (SDC)。标准的使用开启了一个新的自动化水平， 客户现在可以访问先进的EDA工具产生约束、检查跨时钟域、形式验证， 甚至是利用像Synopsys PrimeTime那样的工具进行静态时序的分析。

多维度分析布局器

　　Feist 解释说，上一代 FPGA 设计套件采用单维基于时序的布局布线引擎，通过模拟退火算法随机确定工具应在什么地方布置逻辑单元。使用这类工具时，用户先输入时序，模拟退火算法根据时序先从随机初始布局种子开始，然后在本地移动单元，“尽量”与时序要求吻合。Feist 说：“在当时这种方法是可行的，因为设计规模非常小，逻辑单元是造成延迟的主要原因。但今天随着设计的日趋复杂化和芯片工艺的进步，互联和设计拥塞一跃成为延迟的主因。采用模拟退火算法的布局布线引擎对低于 100 万门的 FPGA 来说是完全可以胜任的，但对超过这个水平的设计，引擎便不堪重负。不仅仅有拥塞的原因，随着设计的规模超过100万门，设计的结果也开始变得更加不可预测。”

　　着眼于未来，赛灵思为 Vivado 设计套件开发了新型多维分析布局引擎，其可与当代价值百万美元的 ASIC布局布线工具中所采用的引擎相媲美。该新型引擎通过分析可以找到从根本上能够最小化设计三维(时序、拥塞和走线长度)的解决方案。Feist 表示：“Vivado设计套件的算法从全局进行优化，同时实现了最佳时序、拥塞和走线长度，它对整个设计进行通盘考虑，不像模拟退火算法只着眼于局部调整。这样该工具能够迅速、决定性地完成上千万门的布局布线，同时保持始终如一的高结果质量(见图 1)。由于它能够同时处理三大要素，也意味着可以减少重复运行流程的次数。”　　

图1：与其它 FPGA 工具相比，Vivado 设计套件能够以更快的速度、更优异的质量完成各种规模的设计