- 今天，大多数的CPLD（复杂可编程逻辑器件）都采用可减少功耗的工作模式，但当系统未使用时，应完全切断电源以保存电池能量，从而实现很多设计者的终极节能目标。描述了如何在一片CPLD 上增加几只分立元件，实现一个节省电池能量的系统断电电路。
- 关键字：按键开关矩阵系统断电电路CPLD
- 利用四进程和结构化设计两种不同的VHDL程序设计方法，对HDB3编码器进行了设计、实现和功能分析。设计的两种编码器在Quartus Ⅱ7．2中进行了功能分析，并且下载到EP2C5T144C6中实现了HDB3编码转换功能。分析与实验结果表明，所设计的两种HDB3编码器，具有好的编码功能。其中，结构化设计的HDB3编码器对FPGA逻辑单元、寄存器的占用分别减少了18．5％和14．8％，具有较好的资源利用特性。
- 关键字：VHDLHDB3编码器结构化设计
- 在嵌入式系统中，花费大量的中断源来扩展串口无疑是大量的资源浪费。针对这种情况，为了节省紧张的系统资源，本文提出一种实现高效多串口中断方案，可以利用单一的中断源来管理多个扩展串口，并保证多个串口中断的无漏检测与服务。
- 关键字：多串口中断源电平转换CPLD
- 时钟脉冲计数器的输出经过3 线—8 线译码器译码其输出信号接到八位数码管的阴极Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要显示的数据信息Ａ～Ｈ中哪一个，通过八选一数据选择器的地址码来选择，选择出的数据信息经七段译码器译码接数码管的a～g 管脚。这样八个数码管就可以轮流显示八个数字，如果时钟脉冲频率合适，可实现八个数码管同时被点亮的视觉效果。
- 关键字：八位数码管共阴极CPLD
- SPI 接口应用十分广泛，在很多情况下，人们会用软件模拟的方法来产生SPI 时序或是采用带SPI 功能模块的MCU。但随着可编程逻辑技术的发展，人们往往需要自己设计简单的SPI 发送模块。本文介绍一种基于FPGA 的将并行数据以SPI 串行方式自动发送出去的方法。
- 关键字：SPIVHDLFPGA
- 文所要设计的是一种脱机型仪表硬件平台。平台应可以满足一般的数据采集的实时性要求，可以灵活的适用于多种不同的应用场合，可实现多种类型信号的采集和处理，结构小巧紧凑，便于现场处理，还能与PC机或其他设备进行通信和交换数据。对此，我们构建了基于DSP和CPLD技术的硬件平台。
- 关键字：图像采集仪表硬件平台CPLD
- SDRAM的读写逻辑复杂，最高时钟频率达100 MHz以上，普通单片机无法实现复杂的SDRAM控制操作，复杂可编程逻辑器件CPLD具有编程方便，集成度高，速度快，价格低等优点。因此选用CPLD设计SDRAM接口控制模块，简化主机对SDRAM的读写控制。通过设计基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等单片机和DSP等微处理器的外部连接SDRAM，增加系统的存储空间。
- 关键字：刷新时序CPLDSDRAM
- 为了实现PC机与CPLD的通信，进行了相应的研究。分析了RS-232C通信协议，自定义了数据包传输格式。根据UART模块工作状态多的特点，应用了有限状态机理论进行编程实现。为降低误码率，应用16倍频技术，实现了波特率为9 600 bit／s的串口通信。在Quartus II平台上用VerilogHDL进行编程，并通过了VC编写程序的数据传输的验证。研究成果为工程上PC机与嵌入式系统数据传输的问题提供了一种解决方法。
- 关键字：有限状态机数据包CPLD
- 在EAST分布式中央定时同步系统中，时钟分频和触发延迟电路是分布式节点的核心。为了完成对基准时钟信号进行多路任意整数倍的等占空比的分频，并对输入的触发脉冲进行多路任意时间的延迟输出，本设计中采用VHDL语言进行编程，实现了多路时钟分频信号的输出和多路延迟输出，特别是提高了奇数分频和触发延迟的时间精度，最后在QuartusⅡ9．0软件上时设计的波形进行分析，验证了该设计的可行性。
- 关键字：触发延迟中央定时同步系统VHDL
- 本文介绍一种通用的基于CPLD的片内振荡器设计方法，它基于环形振荡器原理，只占用片上普通逻辑资源(LE)，无需使用专用逻辑资源(如MaxII中的UFM)，从而提高了芯片的资源利用率。
- 关键字：片内振荡器SoCCPLD
- 如果仅用一个延迟模块就能同时完成脉冲前后沿的延迟，这样就即节省了电路制作成本又提高了延迟线的延迟精度。本文正是基于这一思想并使用CPLD芯片来实现数字延迟线的设计的。
- 关键字：数字延迟线延迟误差CPLD
- 本文针对光纤通信传输码型的要求和CMI码的编码原理，介绍了一种以EPM系列7064芯片为硬件平台，以Max+PlusⅡ为软件平台，以VHDL为开发工具，适合于CPLD实现的CMI编码器的设计方案。
- 关键字：CMI编码光纤通信CPLD
- 要实现不同的编码方式关键是要找到合适的算法，并且要求算法必须简洁亦兼容。笔者在这里主要采用了对比、联合和模块化的设计方法，使每一种编码成为一个独立模块，但又共用同一个或多个时钟。由此，大大节约了程序的存储空间，减少了程序的调试时间。
- 关键字：仿真波形编码VHDL
- AVS 视频标准中，自适应环路器在实现时存在许多条件运算（如滤波强度的计算、边界阈值和跳转等的计算）及其对于数据的访问比较繁琐，使得滤波器的算法复杂度很高。并且块效应可能会出现在每个8x8 块的边界上。而该滤波器以8x8 块为单位进行滤波，减少对存储器的访问，加快了处理速度，大大节省了算法的硬件实现面积。并且适当增加片上存储空间来缓解外存的压力来提高滤波模块的效率，采用VHDL 语言进行设计、仿真，通过FPGA验证。综合仿真结果表明，该设计占用资源较少。
- 关键字：AVS环路滤波VHDL
vhdl-cpld介绍
您好，目前还没有人创建词条vhdl-cpld!
欢迎您创建该词条，阐述对vhdl-cpld的理解，并与今后在此搜索vhdl-cpld的朋友们分享。
创建词条
关于我们-
广告服务-
企业会员服务-
网站地图-
联系我们-
征稿-
友情链接-
手机EEPW
Copyright ©2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《电子产品世界》杂志社 版权所有 北京东晓国际技术信息咨询有限公司
京ICP备12027778号-2 北京市公安局备案：1101082052 京公网安备11010802012473
